管Mil的栅极、第十三晶体管M13的第一端、第十四晶体管M14的栅极。第十一晶体管Mil的第一端连接上拉节点HJ，第十一晶体管Mil的第二端连接低电压信号VSS的输入端。第十二晶体管M12的第二端连接低电压信号VSS的输入端，第十二晶体管M12的栅极连接上拉节点PU。第十三晶体管M13的第二端连接低电压信号VSS的输入端，第十三晶体管M13的栅极连接上拉节点PU。第十四晶体管M14的第一端连接栅极驱动信号OUTPUT的输出端，第十四晶体管M14的第二端连接低电压信号VSS的输入端。
[0072 ]第九晶体管M9、第十晶体管Ml 0、第^^一晶体管Ml 1、第十二晶体管Ml 2、第十三晶体管M13、第十四晶体管M14可以进一步确保上拉节点PU的电压和栅极驱动信号OUTPUT在复位阶段被拉低，提供准确的栅极驱动信号OUTPUT。而且采用晶体管实现，成本低廉。
[0073]在实际应用中，第一至第十四晶体管M1-M14可以分别为结型场效应晶体(Junct1n Field Effect Transistor，简称JFET)管、增强型金属氧化物半导体场效应晶体(Metal Oxide Semiconductor Field Effect Transistor，简称MOSFET)管、耗尽型MOSFET管和双极结型晶体(Bipolar Junct1n Transistor，简称BJT)管中的一种或多种。
[0074]第一至第十四晶体管M1-M14均可以为P型晶体管，也可以为N型晶体管。当第一至第十四晶体管M1-M14为P型晶体管时，第一电极为源极，第二电极为漏极；当第一至第十四晶体管Ml -Ml 4为N型晶体管时，第一电极为漏极，第二电极为源极。
[0075]本发明实施例还提供了一种G0A电路，参见图3，该G0A电路包括至少一组G0A单元，每组G0A单元包括至少两个级联的G0A单元，各个G0A单元均为如图1或图2提供的G0A单元，图3以该G0A单元包括一组G0A单元为例，本发明并不限制于此。
[0076]在本实施例中，同一组的G0A单元使用同一正相时钟信号和同一反相时钟信号，不同组的GOA单元使用不同的正相时钟信号和不同的反相时钟信号。其中，不同的正相时钟信号和不同的反相时钟信号可以由同一时钟源输出的时钟信号分路和移相得到。
[0077]具体地，当该G0A电路包括至少两组G0A单元时，各组G0A单元使用的正相时钟信号的周期相同且高电平的相位依次相差一个定值，该定值等于高电平的持续时间除以G0A单元的组数。图4以2组G0A单元为例，A组G0A单元使用的正相时钟信号与B组使用的正相时钟信号的周期相同，且A组G0A单元使用的正相时钟信号与B组使用的正相时钟信号的相位差为高电平的持续时间除以2。
[0078]在实际应用中，当该G0A电路包括K组G0A单元时，第k组G0A单元的第η级G0A单元的输出信号作为第(n-l)*K+k行的栅极驱动信号。例如，该G0A电路包括2组G0A单元时，各组G0A单元均包括6个级联的G0A单元，第1-12行栅极驱动信号分别为第1组G0A单元的第1级G0A单元的输出信号、第2组G0A单元的第1级G0A单元的输出信号、第1组G0A单元的第2级G0A单元的输出信号、第2组G0A单元的第2级G0A单元的输出信号、第1组G0A单元的第3级G0A单元的输出信号、第2组G0A单元的第3级G0A单元的输出信号、第1组G0A单元的第4级G0A单元的输出信号、第2组G0A单元的第4级G0A单元的输出信号、第1组G0A单元的第5级G0A单元的输出信号、第2组G0A单元的第5级G0A单元的输出信号、第1组G0A单元的第6级G0A单元的输出信号、第2组G0A单元的第6级G0A单元的输出信号。
[0079]由于本发明实施例提供的G0A电路与上述任一种G0A单元具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。
[0080]本发明实施例还提供了一种显示装置，该显示装置包括上述G0A电路。该显示装置可以为:电子纸、0LED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显不功能的广品或部件。
[0081]由于本发明实施例提供的显示装置与上述任一种G0A单元具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。
[0082 ]本发明实施例还提供了一种栅极驱动方法，参见图5，该栅极驱动方法包括:
[0083]步骤S11:在输入阶段，输入模块在输入信号的作用下，将上拉节点的电压拉高。
[0084]步骤S12:在输出阶段，第一输出模块将上拉节点的电压进一步拉高，并输出栅极驱动信号;第二输出模块在上拉节点的电压进一步被拉高时，输出下一级G0A单元的输入信号。
[0085]步骤S13:在复位阶段，复位模块在复位信号的作用下，复位上拉节点的电压、第一输出模块输出的栅极驱动信号、以及第二输出模块输出的下一级G0A单元的输入信号。
[0086]由于本发明实施例提供的栅极驱动方法与上述任一种G0A单元具有相应的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。
[0087]图6为本发明实施例提供的G0A单元的控制信号的时序图。需要说明的是，图6所示的时序图以各晶体管为N型晶体管为例，本发明实施例并不限制于此。
[0088]如图6所示，G0A单元的控制信号的时序包括输入阶段T1、输出阶段T2、复位阶段T3三个阶段。图7a为输入阶段的电流通路示意图，图7b为输出阶段的电流通路示意图，图7c为复位阶段的电流通路示意图，图7a_图7c中用箭头标出了各个阶段电流的通路，并将起作用的元器件用实线标示，不起作用的元器件用虚线标示。
[0089]在输入阶段T1，参见图6和图7a，正相时钟信号CLK为低电平，反相时钟信号CLKB为高电平，输入信号INPUT为高电平，复位信号RESET为低电平。
[0090]输入信号INPUT控制第一晶体管Ml导通，上拉节点PU的电压被输入信号INPUT拉高。第二晶体管M2和第三晶体管M3采用比输入信号INPUT的高电平电压更高的阈值电压的晶体管而截止。
[0091]同时反相时钟信号CLKB控制第七晶体管M7、第八晶体管M8、以及第九晶体管M9导通。第十二晶体管M12和第十三晶体管M13在上拉节点PU的电压的控制下导通，第十一晶体管Mil和第十四晶体管M14截止。
[0092]另外，复位信号RESET为低电平，第四晶体管M4、第五晶体管M5、第六晶体管M6截止。
[0093]在输出阶段，参见图6和图7b，正相时钟信号CLK为高电平，反相时钟信号CLKB为低电平，输入信号INPUT为低电平，复位信号RESET为低电平。
[0094]正相时钟信号CLK为高电平，在第二晶体管M2中的等效电容的自举作用下，上拉节点PU的电压被进一步拉高，达到第二晶体管M2和第三晶体管M3的阈值电压，第二晶体管M2和第三晶体管M3导通，第二晶体管M2输出栅极驱动信号OUTPUT，第三晶体管M3输出下一级G0A单元的输入信号。
[0095]反相时钟信号CLKB为低