具有双应力衬垫的非对称静态随机存取存储器单元的制作方法

具有双应力衬垫的非对称静态随机存取存储器单元的制作方法
【专利摘要】本发明公开一种固态存储器，其中每个存储器单元由用双应力衬垫（DSL）技术实现的互补金属氧化物半导体（CMOS）反相器构成。每个存储器单元包括一对交叉耦合的CMOS反相器以及用于将交叉耦合的存储节点耦合到第一和第二位线的相应传输门。通过利用具有与其相应的对照物相反的应力特性的应力衬垫来构建反相器晶体管之一或传输门晶体管，非对称性被包含在每个存储器单元中。例如，可以用压缩氮化物衬垫层（40C）来构造每个存储器单元中的p沟道负载晶体管和n沟道驱动器晶体管之一，而用伸展氮化物衬垫层（40T）来构造另一驱动器晶体管。在另一实施方式中，用压缩氮化物衬垫层（40C）来构造n沟道传输门晶体管之一，而用伸展氮化物衬垫层（40T）来构造另一传输门晶体管。由所产生的非对称特性导致的改进的单元稳定性是以无成本方式实现的。
【专利说明】具有双应力衬垫的非对称静态随机存取存储器单元
【技术领域】
[0001]本发明属于固态存储器的领域。所公开的实施例更特别地涉及静态随机存取存储器(SRAM)单元和器件。
【背景技术】
[0002]目前许多现代电子器件和系统都包含强大的计算能力，用来控制和管理大范围的功能和有用的应用。这些现代器件和系统的计算能力通常是由一个或更多处理器“内核”提供的。这些处理器内核作为数字计算机操作，通常从存储器中获取可执行指令，对从存储器获取的数字数据执行算法和逻辑操作，并且将这些操作的结果存储到存储器中。根据情况执行用于获取和输出由处理器内核处理的数据的其它输入和输出功能。考虑到执行这些现代器件的复杂功能时经常涉及大量的数字数据，目前普遍在这些系统的电子电路中实施重要的固态存储容量。
[0003]针对这些关心功耗的现代电子系统中的许多固态数据存储要求，静态随机存取存储器(SRAM)已经成为选择的存储器技术。作为本领域的基础，SRAM单元“静态地”存储内容是因为只要向该存储器施加电源，所存储的数据状态就在每个单元中保持锁存，这与“动态” RAM (DRAM)形成对比，在DRAM中，为了保持数据，必须周期性地刷新数据。
[0004]近年来，半导体技术的进步使得最小器件特征尺寸(例如MOS晶体管栅极)缩小进入到亚微米范围。当应用于存储器阵列时，这种小型化是特别有益的，因为通常整个芯片面积的很大一部分比例是专用于片上存储器的。结果，重要的存储器资源目前经常作为嵌入式存储器被集成到大规模集成电路如微处理器、数字信号处理器和“片上系统”集成电路中。然而，器件尺寸的这种物理尺度变换产生了严重的问题，特别是与嵌入式SRAM以及被实现为“单独的”存储器集成电路器件的SRAM相关。这些问题中的若干个被归因于以这些极小的特征尺寸形成的晶体管的增加的电气特性可变性。这种特性可变性已经被观察到增加单元到单元的读取和写入功能失败的可能性。在接近或处于其电路设计极限的那些存储器中，对器件可变性的敏感程度也相当高。集成电路内的增加的器件可变性和更大数量的存储器单元(以及因此晶体管)的组合呈现一个或更多单元不能如预期被读取或写入的高度可能性。
[0005]图1a示出常规的SRAM单元的示例。在该示例中，SRAM单元2是常规的6晶体管(6-T)静态存储器单元2，其在该实例中位于存储器阵列的第j行和第k列。SRAM存储器单元2在电源线上的电压Vdda和接地基准电压Vssa之间被偏置。以常规的方式将SRAM存储器单元2构造成一对交叉耦合的CMOS反相器，一个反相器由串联的P沟道负载晶体管3a和η沟道驱动器晶体管4a组成，另一反相器由串联的P沟道负载晶体管3b和η沟道晶体管4b组成；每个反相器中的晶体管的栅极都以常见方式被连接在一起并被连接到另一反相器中的晶体管的公共漏极节点。在该示例中，晶体管3a、4a的公共漏极节点构成存储节点SNT，而晶体管3b、4b的公共漏极节点构成存储节点SNB。η沟道传输门晶体管5a的源极/漏极路径被连接在存储节点SNT和第k列的位线BLTk之间，而η沟道传输门晶体管5b的源极/漏极路径被连接在存储节点SNB和位线BLBk之间。传输门晶体管5a、5b的栅极由单元2所位于的第j行的字线WLj驱动。
[0006]在操作中，位线BLTk、BLBk通常被预充电到高电压(处于或接近电源电压Vdda)并等于相同的电压。然后，为访问单元2以便进行读取操作，字线WLj被激励，导通传输门晶体管5a、5b并将存储节点SNT、SNB连接到位线BLTk、BLBk。接下来，在位线BLTk、BLBk上产生的差分电压被感测放大器感测并放大。在写操作中，典型的现代SRAM存储器包括写入电路，其根据要写入的数据状态将位线BLTk、BLBk中的一个拉低(S卩，拉到处于或接近接地电压Vssa的电压)。然后，在字线WLj被激励后，低电平位线BLTk或BLBk将拉低其相关联的存储节点SNT、SNB,使被寻址的单元2的交叉耦合反相器锁存在期望的状态。
[0007]如上所述，器件可变性可以使读取和写入失败，特别是在以亚微米最小特征尺寸晶体管构造的存储器单元中。当写入相反的数据状态而被寻址的SRAM单元没有改变其存储的状态时，写入失败发生。通常，已经观察到这种失败是由于写入电路不能将当前锁存到高电压的存储节点拉低。例如，在试图将低逻辑电平写到图1a的单元2中的存储节点SNT时，如果位线BLTk不能对存储节点SNT充分放电以使反相器跳变，则单元2不会锁存到期望的数据状态。
[0008]单元失稳和写入失败相反一如果单元太难以改变其状态则发生写入失败，而如果单元太容易改变其状态则发生单元失稳，例如在向同一行中的选定列中的单元写入时，选定行但非选定列中的存储器单元(即“半选定”单元)可能发生单元失稳和写入失败。在写入到同一行中的选定列时，耦合到半选定列的位线的具有足够幅度的噪声可以造成到这些半选定列的数据的错误写入。实际上，这样的写入循环噪声会具有足够的幅度以使得一个或更多半选定单元中的反相器跳变。如上所述，这种失稳的可能性被器件失配和可变性增大。
[0009]因此，在图1a的常规的SRAM单元如6_T SRAM单元2中，设计者面临着一方面的单元稳定性和另一方面的写入容限之间的权衡。在一般意义上，单元稳定性有利于与负载晶体管3和驱动器晶体管4相比具有相对较弱的驱动的传输门晶体管5a、5b，因为这导致位线和存储节点之间的弱耦合和存储节点SNT、SNB处的锁存状态的相对强驱动。相反地，写入容限有利于与负载晶体管3和驱动器晶体管4相比具有相对较强的驱动的传输门晶体管5a、5b，因为这允许位线和存储节点之间的强耦合，导致存储节点SNT、SNB具有弱电阻以改变状态。因此，常规的6-T SRAM单元2的设计涉及这两种弱点之间的权衡。
[0010]遗憾的是，因为上述原因，能够获得足够的单元稳定性和足够的写入容限的设计窗口随着器件特征尺寸的持续缩小而变得更小。此外，已经注意到，P沟道MOS晶体管相对于η沟道MOS晶体管的相对驱动能力随着器件特征尺寸的连续缩小而增加，这使设计窗口朝向单元稳定性的倾斜度超过写入容限。
[0011]一种用于缓和这些日益严格的约束的常规方案在本领域中被称为“写入辅助”。根据该方案，在写循环中施加到SRAM单元的电源偏置(例如，图1a的电源电压Vdda)被减小或者被断开连接从而漂浮/浮接(float)。常规的写入辅助电路包括与阵列的每一列相关联或者在某些情况下与多列相关联的功率开关。在写循环中浮接写入辅助偏置是通过功率开关将选定列中的单元与电源电压断开连接而获得的。在一种方案中，减小的电压写入辅助偏置在写循环中关闭与存储器单元和电源电压之间的二极管连接的晶体管并联的功率开关。因此，在写循环中，选定列中的单元偏置至少是来自全电源电压的二极管压降。无论是对于减小的写入辅助偏置还是对于漂浮的写入辅助偏置，相对于传输门晶体管的驱动，SRAM单元中的负载晶体管和驱动器晶体管的驱动都被减小，使得低电平位线更容易翻转被寻址的单元的状态。
[0012]解决缩小的设计窗口以满足单元稳定性和写入容限约束的另一常规方法是利用8个晶体管(“8-T”)的存储器单元来构造高性能SRAM存储器。如本【技术领域】所知，8-T SRAM单元由图1a所示的6-T锁存器结合二晶体管读取缓存器组成。每个单元接收独立的读取和写入字线以及独立的读取和写入位线。如同在常规6-T SRAM单元中，通过由写入字线门控(gated)的传输门晶体管将互补的写入位线选择性地耦合到6-T锁存器的存储节点。读取缓存器包括连接在基准电压(例如接地)和读取位线之间的由存储节点之一门控的驱动晶体管和由读取字线门控的传输门晶体管的串联。在该8-T结构中，写循环中涉及的传输门晶体管可以具有强驱动，从而提供良好的写入容限而不影响读取操作中的单元稳定性(因为那些传输门晶体管保持关闭)。然而，在交错的结构中，写循环中的半选定单元(即被选定行中的不被写入的单元)仍然能够表现出单元稳定性，因为在那种情况下写入字线将被激励。为避免这种情况，以非交错结构来实施8-T单元，其中在写循环中整个被选定行的单元都被写入。如本【技术领域】所知，非交错存储器阵列容易出现多位软错误故障，并消耗额外的芯片面积。此外，这些常规的8-T单元提供单端读取而不是源自6-T单元的差分信号；结果，或者读取信号被减弱，或者必须增大读取缓存器的器件尺寸来补偿更弱的信号。
[0013]在许多常规的实施方式中，6-T SRAM单元中的晶体管被构造成尽可能接近地彼此对称匹配，以试图优化两种数据状态之间的稳定性。然而，本【技术领域】也已知的是，通过有意非对称地构建SRAM单元可以提高一些SRAM6-T单元中的单元稳定性。图1b描述了 6-TSRAM单元(如图1a中的单元2)的众所周知的DC “蝶形”转换函数曲线，以图示说明非对称结构的潜在益处。
[0014]图1b的蝶形曲线以熟知的方式描述了单元2的存储节点SNT、SNB处于其两种可能的数据状态时的电压以及两者之间的转换。在该示例中，数据状态“I”位于稳定点DSl处，在DSl处，存储节点SNT处的电压Vsnt接近电源电压Vdda而存储节点SNB处的电压Vsnb接近接地(Vssa);相反地，数据状态“O”位于稳定点DSO处，其中电压Vsnb接近电源电压Vdda而电压Vsnt接近接地。转移特性TF^显示从稳定点DSl到稳定点DSO (“ I ”到“O”转换)的转换中的存储节点SNT、SNB处的电压。针对η沟道驱动器晶体管4a、4b彼此匹配且p沟道负载晶体管3a、3b彼此匹配的对称结构的单元2，转移特性TFch1显示从稳定点DSO到稳定点DSl (“O，，到“ I”转换)的转换中的存储节点SNT、SNB处的电压。
[0015]如上所述，单元稳定性指的是SRAM单元2在不改变状态的情况下抵御静态噪声的能力。在本领域中，单元稳定性的定量指标被称为静态噪声容限，其相当于单元在不改变其逻辑状态的情况下能够容忍的存储节点处的噪声，并可以用在两种状态转换的转移特性之间拟合的最大正方形的面积来近似。例如，图1b将对称结构情况的SRAM单元2的静态噪声容限SNMsym表示为在转移特性TF^ TFch1之间拟合的最大正方形的面积。
[0016]如上所述，在某些情况下，SRAM单元2的非对称结构能够增强单元稳定性(即增加静态噪声容限)。图1b描述了在其中驱动器晶体管4a具有比驱动器晶体管4b的阈值电压更高的阈值电压(例如，IOOmV)的SRAM单元2的示例的这种增加的静态噪声容限。转移特性TFch/描述该非对称结构对“O”到“I”转换的影响以及产生的静态噪声容限SNMasym。如图1b的示例所示，在那种特定的情况下，SRAM单元2的非对称结构的静态噪声容限SNMasym被提高超过由其对称结构的静态噪声容限SNMsym。
[0017]应用于集成电路的半导体技术的近期进展包括在制造半导体器件结构中使用“应变工程”(或可替换地，“应力工程”)。已经发现金属氧化物半导体(MOS)晶体管沟道区域的晶体点阵中的应变的调整能够增强这些区域中的载流子迁移率。作为MOS器件技术中的基础，MOS晶体管的三极管和饱和区域中的源极/漏极电流(即驱动)与沟道区域中的载流子迁移率成比例。在一般意义上，纵向压缩应力增强P沟道MOS晶体管的沟道区域中的空穴迁移率，而纵向伸展应力增强η沟道MOS晶体管的沟道区域中的电子迁移率。
[0018]本领域中的一种常规的应变工程方法被称为“双应力衬垫”或“DSL”技术。根据该方法，具有伸展或压缩特性的氮化硅层被沉积在集成电路的表面上并被图案化及刻蚀，从而仅保留在用来接收所产生的应力的晶体管有源区域(即源极和漏极区域)上。伸展氮化硅被用来增强η沟道MOS晶体管，而压缩氮化硅被用来增强P沟道MOS晶体管。在包括P沟道和η沟道MOS晶体管的CMOS集成电路中，伸展氮化物层和压缩氮化物层都可以被分别应用于η沟道晶体管和P沟道晶体管，从而提高两种导电类型的性能特性。

【发明内容】

[0019]所公开的实施例提供了一种存储器单元及其构造方法，其中在不需要增加芯片面积的情况下提高了静态噪声容限。
[0020]所公开的实施例提供了这样的存储器单元和方法，其中从制造成本的立场看，以无成本的方式提高了静态噪声容限。
[0021]所公开的实施例提供了这样的存储器单元和方法，其中在不需要改变电路设计的情况下提高了静态噪声容限。
[0022]所公开的实施例提供了这样的存储器单元和方法，其与常规的互补金属氧化物半导体(CMOS)技术兼容。
[0023]所公开的实施例提供了这样的存储器单元和方法，其与现代亚微米晶体管尺寸兼容。
[0024]本发明的其它目标和优势对参考下列说明书及其附图的本领域普通技术人员来说将是显而易见的。
[0025]本发明的原理可以被实施为利用互补金属氧化物半导体(MOS)晶体管构造的交叉耦合反相器类型的静态随机存取存储器(SRAM)单元。每个存储器单元以非对称方式来构造，其中在单元的一侧上的一个或更多晶体管具有与该单元的另一侧上的相同器件或晶体管不同的晶体管特性。存储器是利用双应力衬垫(DSL)技术来构造的，其中压缩氮化物衬垫名义上被设置在P沟道MOS晶体管上，并且伸展氮化物衬垫名义上被设置在η沟道MOS晶体管上。通过在单元的具有与其沟道导电性相反的应力特性的一侧上的传输门晶体管(存储节点和位线之间)或驱动器晶体管或两者上方形成氮化物衬垫来实现该非对称性。例如，利用压缩氮化物衬垫来构造单元的一侧上的η沟道传输晶体管或驱动器晶体管(或两者)。
【专利附图】

【附图说明】[0026]图1a是常规的6晶体管静态随机存取存储器(SRAM)单元的示意形式的电气图。
[0027]图1b是常规的6-T SRAM存储器单元的转换函数曲线的图形，其描述了非对称性的影响。
[0028]图2是根据本发明的实施例构造的大规模集成电路的框图形式的电气图。
[0029]图3是根据本发明的实施例构造的图2的集成电路中的存储器的框图形式的电气图。
[0030]图4是根据本发明的实施例的图3的存储器中的存储器单元的示意形式的电气图。
[0031]图5是描述6-T存储器单元的布局的示例的集成电路的表面的平面图，本发明的实施例可以被应用于该集成电路。
[0032]图6a和图6b是根据本发明的实施例的图5的集成电路的截面图。
[0033]图7a和图7b是根据本发明的实施例分别描述对称特性和非对称特性的压缩和伸展衬垫层的布局的一部分存储器阵列的平面版图。
[0034]图8a是根据本发明的另一实施例的图3的存储器中的存储器单元的示意形式的电气图。
[0035]图Sb是根据图8a所示的本发明的实施例描述非对称特性的压缩和伸展衬垫层的布局的一部分存储器阵列的平面版图。
[0036]图9a是根据本发明的另一实施例的图3的存储器中的存储器单元的示意形式的电气图。
[0037]图9b是根据图9a所示的本发明的实施例描述非对称特性的压缩和伸展衬垫层的布局的一部分存储器阵列的平面版图。
【具体实施方式】
[0038]本发明的原理在示例性实施例的环境中进行描述，即将其实施为嵌入在大规模集成电路内的静态随机存取存储器(SRAM)，并且根据互补金属氧化物半导体(CMOS)技术进行构建，对这些示例性实施例来说，这些原理的应用被认为是特别有益的。然而，本领域技术人员将认识到相同的原理可以被应用于大范围的其它存储器器件。
[0039]图2描述目前在许多电子系统中受到欢迎的所谓“片上系统”(SoC)形式的大规模集成电路10的示例。集成电路10是单芯片集成电路，在其中实现了整个计算机结构。因此，在该示例中，集成电路10包括微处理器12的中央处理单元，其被连接到系统总线SBUS。包括随机存取存储器(RAM)18和只读存储器(R0M)19的各种存储器资源位于系统总线SBUS上并由此可以被微处理器12访问。通常，R0M19用作程序存储器，存储可由微处理器12执行的程序指令，而RAM18用作数据存储器；在某些情况下，程序指令可以位于RAM18中，以便被微处理器12调用和执行。高速缓冲存储器16(例如，一级缓存、二级缓存和三级缓存，通常每个都被实施为SRAM)提供另一存储器资源并位于微处理器12本身内，因此不需要总线存取。通过系统控制器14和输入/输出接口 17以一般意义示出了集成电路10中的其它系统功能。
[0040]参考本说明书的本领域技术人员将认识到，集成电路10可以包括对图2所示的那些功能的额外或替代功能，或者可以具有根据与图2所示的不同的结构来设置的功能。因此，所提供的集成电路10的结构和功能仅仅作为示例，并非旨在限制本发明的范围。
[0041]图3描述了与集成电路10中的RAM18的结构相关的进一步细节。当然，类似的结构可以被用来实现其它存储器资源如高速缓冲存储器16 ;进一步可替换地，RAM18可以对应于单独的存储器集成电路(即不是作为图2所示的嵌入式存储器)。参考本说明书的本领域技术人员将理解，所提供的图3中的RAM18的存储器结构仅仅作为示例。
[0042]在该示例中，RAM18包括在存储器阵列20内按行和列布置的许多存储器单元。虽然图3示出了存储器阵列20的单个实例，然而应当理解，RAM18可以包括多个存储器阵列20，每个存储器阵列对应于RAM18的地址空间内的存储器块。以下将根据所公开的实施例进一步详细地描述这些存储器单元的结构。在该示例中，存储器阵列20包括m行和η列SRAM单元，其中同一列中的单元共享一对位线BL[n-l:0]，并且同一行中的存储器单元共享一条字线WL [m-Ι: O]。位线预充电电路27被提供以在读操作和写操作之前向多对位线BL[n-l:0]施加期望的预充电电压。行解码器25接收指示将要访问的存储器阵列20中的行的行地址值，并且激励与该行地址值对应的一个字线WL[m-l:0]。列选择电路22接收列地址值，并且作为响应，选择与将被设置成与读取/写入电路24通信的一列或更多列相关联的多对位线BL[n-l:0]。读取/写入电路24以常规的方式来构造，例如包括耦合到由列选择电路22选择的列的位线的典型差分放大器，以及用于选择性地将选定对中的一条位线拉向接地的写入电路。在这种“交错的”结构中，给定的存储器地址选择每X列中的一列(例如，每四列中的一列)用于读或写访问。因此，在数据字的寻址沿着选定行选择每组列中的一列的意义上，存储在存储器阵列20中的数据字是彼此交错的。可替换地，存储器阵列20可以用非交错的方式来布置，其中选定行中的每个单元在每个循环中都耦合到相应的读取/写入电路。在该结构中，参考图3作为对比，读取/写入电路24可以位于位线BL[n-l:0]和列选择电路22之间，其中这些列选择电路选择哪些读取/写入电路24 (因此哪些列)与数据总线DATA I/O通信。
[0043]现在将结合图4描述根据本发明的一个实施例布置在存储器阵列20中的存储器单元的结构。作为示例，将利用由交叉耦合的CMOS反相器形成的SRAM来描述该结构，因为可以预期的是，当结合这种存储器单元使用时，本发明是特别有益的。然而，也可以预期的是，所公开的实施例将在其他类型的存储器如带有电阻器负载的SRAM单元、8-T或IO-TSRAM单元(例如，包括独立的读和写位线的SRAM单元)、基于交叉耦合反相器的铁电静态RAM (FeRAM)等中提供重要的益处。可以预期的是，参考本说明书的本领域技术人员将能够容易地运用所公开的实施例，从而结合这样的其它存储器单元类型和技术而获利。
[0044]图4描述根据本发明的实施例的SRAM单元k的结构。在该结构中，SRAM单元30&包括由一对交叉耦合的CMOS反相器形成的存储元件。一个反相器由P沟道MOS负载晶体管33a和η沟道MOS驱动器晶体管34a形成，晶体管33a和34a的漏极被一起连接在存储节点SNT处，而它们的栅极被一起连接在存储节点SNB处。负载晶体管33a的源极被连接到电源节点Vdda,而驱动器晶体管34a的源极被连接到接地节点或基准节点Vssa。SRAM单元30j，k中的另一反相器由P沟道MOS负载晶体管33b和η沟道MOS驱动器晶体管34b组成。晶体管33b、34b的漏极被一起连接在存储节点SNB处，而其栅极被连接在一起并被连接到存储节点SNT，从而将两个反相器以CM0SSRAM单元的常见方式彼此交叉耦合。晶体管33b的源极位于电源节点Vdda处而晶体管34b的源极位于接地节点Vssa处。存储节点SNT和SNB构成SRAM单元30」，，中的互补存储节点，因为当SRAM单元30」，k没有被存取时，它们的逻辑状态是彼此互补的(一个处于逻辑“O”而另一个处于逻辑“ I”)。
[0045]当被部署成如上关于图3所描述的存储器结构时，SRAM单元30j，k对应于存储器阵列20的第j行和第k列中的存储器单元。因此，SRAM单元30」，，包括η沟道MOS传输门晶体管35a和η沟道MOS传输门晶体管35b，晶体管35a的源极/漏极路径被连接在存储节点SNT和位线BLTk (存储器阵列20中的第k列位线)之间；类似地，晶体管35b的源极/漏极路径被连接在存储节点SNB和位线BLBk之间。传输门晶体管35a和35b的栅极被连接到字线WLj,该字线WLj由行解码器25响应所接收的表明选择第j行的行地址来驱动。例如，在图3的结构中，位线BLTk、BLBk在一端耦合到位线预充电电路27并在另一端耦合到行选择电路22。当然，存储器阵列20的第k列中的每个存储器单元30也都耦合到位线BLTk、BLBko类似地，存储器阵列20的第j行中的每个存储器单元30都耦合到字线WLjt5
[0046]图5是根据CMOS技术加工并在形成覆盖的金属层之前的制造阶段中的硅衬底表面上的存储器单元30」，k的版图示例的平面图，而图6a和图6b是其横截面图。在该示例中，单元50&#形成在P型衬底52的区域中，在该区域中已经通过常规方法形成了 η阱50。η沟道MOS晶体管34a、35a形成在p型衬底52的一个区域中，而η沟道MOS晶体管34b、35b形成在P型衬底52的另一区域中。P沟道MOS晶体管33a、33b形成在η阱50中，η阱50在该示例中位于单元30&中的P型衬底52的两个区域之间；如根据下列描述将变得明显的那样，相邻的单元30可以在单元30j，k的全部四个侧边上形成，使得η阱50和衬底52的区域能够在单元之间共享。有源区域54通过常规方式被限定在表面处，且位于也通过常规方式形成为LOCOS场氧化物或浅沟槽绝缘(STI)结构的绝缘氧化物结构53之间。多晶硅元件56被图案化以延伸到表面的上方，根据情况通过栅氧化物57或通过绝缘氧化物53与该表面隔开。η讲50内的不在聚合元件(poly element) 56下方的有源区域54将是p型的，而P型衬底52的区域内的不在聚合元件56下方的有源区域54将是η型的。接触开口58在该版图的图5所示位置处延伸到有源区域54或延伸到聚合元件56。金属导体(在图5中示意性示出)将覆盖该结构，通过相应的接触开口 58进行接触。
[0047] 图5描述单元30」，，内的各个晶体管33、34、35的轮廓，其对应于图4的电气原理图。作为本领域的基础，MOS晶体管位于表面的区域上，在这些区域处栅极元件(即本示例中的聚合元件56)覆盖有源区域54的实例。根据图4的示意图，图5中示意性示出的金属导体互连这些晶体管。在该示例中，金属导体将存储节点SNB从晶体管34b的漏极处的有源区域54连接到晶体管33b的漏极处的有源区域54，并(通过共享的接触开口 58)连接到用作晶体管33a、34a的栅极的多晶硅元件56。类似地，金属导体将存储节点SNT从晶体管34a、35a之间的有源区域54连接到晶体管33a的漏极处的有源区域54，并且(通过共享的接触开口 58)连接到用作晶体管33b、34b的栅极的多晶硅元件56。
[0048]当然，所呈现的图8的版图仅仅作为示例，但要理解的是，根据可应用于每一实施方式的特定制造技术和设计规则，并根据本领域技术人员实现的版图优化，单元30?k的特定版图可以与所示的版图有很大差别。
[0049]根据所公开的实施例，SRAM单元30」，k是根据双应力衬垫(DSL)制造技术构造的。如本领域中已知的并且如以上结合发明背景所描述的，DSL技术旨在通过向晶体管沟道区域中的硅施加应变来提高η沟道和P沟道MOS晶体管的性能。如本领域中已知的,施加到P沟道MOS晶体管的单晶硅沟道区域的压缩压变能够提高其沟道区域中的迁移率并提高晶体管性能；相反地，施加到η沟道MOS晶体管的沟道区域的伸展应变能够提高其晶体管性倉泛。
[0050]图6a以横截面图描述根据本发明实施例的SRAM单元30」，k的晶体管35a、33a上方的压缩氮化物衬垫层40C和伸展氮化物衬垫层40T的布置。如图6a所示，伸展氮化物衬垫层40T位于用作晶体管35a的栅电极的多晶娃兀件56上方(并且也在多晶娃兀件56的侧壁上的侧壁氮化物长丝(filament) 59的上方，侧壁氮化物长丝59被提供来限定本领域已知的分等级的源极/漏极结分布)。伸展氮化物衬垫层40T也延伸到从栅电极向远处延伸的有源区域54的表面上方,从而向下面的有源区域54中的单晶娃和在多晶娃兀件56及栅极氧化物57下面的沟道区域施加伸展应变。图6a以类似的方式示出压缩氮化物衬垫层40C位于用作晶体管33a的栅电极的多晶硅元件56的上方，延伸至晶体管33a的源极和漏极的表面，并因此向该器件的有源区域54 (包括多晶硅元件56下面的沟道区域)施加压缩应变。平面化的电介质层60以常规方式被设置在衬垫层40T、40C的上方。接触开口 58被蚀刻穿过电介质层60、伸展衬垫层40T及压缩衬垫层40C，从而使上覆的金属导体能够在期望位置处与有源区域54接触。
[0051]从图6a中明显看出，压缩衬垫层40C和伸展衬垫层40T分别在p沟道和η沟道晶体管上方被有效地形成至大致相同的厚度。用于形成这些层的制造工艺可以遵循本领域中已知用于DSL技术的制造工艺。例如，形成压缩衬垫层40C和伸展衬垫层40Τ的通用方法开始于在形成、图案化和蚀刻多晶硅元件56之后整体沉积薄二氧化硅蚀刻停止层(并且通常进行掺杂剂的离子注入和退火以便形成晶体管源区/漏区)。在沉积二氧化硅蚀刻停止层之后，整体沉积衬垫层中的一个(例如，压缩衬垫层40C)，例如通过在(如本领域已知的)合适条件下化学气相沉积(CVD)氮化硅来产生沉积薄膜内的压缩应力。然后，另一二氧化硅蚀刻停止层被整体沉积并且以光刻方式被图案化以便在将被移除的那些位置(例如，图6a的晶体管35a的区域)上方暴露压缩氮化物衬垫层40C ;二氧化硅保留在将保留压缩衬垫层40C的那些位置(例如，晶体管33a的位置处)中。然后，在被图案化的二氧化硅层暴露的位置上蚀刻压缩氮化物衬垫层40C，使得压缩衬垫层40C保留在要被施加压缩应变的那些二极管上方。然后，整体沉积伸展氮化硅层40T，例如借助在沉积的薄膜内产生伸展应力的条件下的CVD。然后，沉积、以光刻方式图案化并蚀刻二氧化硅的另一薄层，从而在期望位置(例如，图6a的晶体管33a的位置)上暴露伸展氮化物衬垫层40T的表面。然后，再次执行氮化硅蚀刻，从那些位置中移除伸展氮化物衬垫层40T，并在保留在压缩氮化物衬垫层40C的表面上的二氧化硅蚀刻停止层处停止。双衬垫层的形成由此完成。将理解的是，可以替换地使用形成压缩和伸展衬垫层的其它方法，并且形成这些层的特定顺序对所公开的实施例不是特别重要的。
[0052]返回参考图4，根据本发明的该实施例，通过在η沟道驱动器晶体管34b上方形成压缩衬垫层40C而在SRAM单元30&另一侧上的η沟道驱动器晶体管34a上方形成伸展衬垫层40T，非对称性被包含在SRAM单元30j，k中。压缩衬垫层40C也形成在p沟道负载晶体管33a、34b上方，而伸展衬垫层40T也形成在η沟道传输门晶体管35a、35b上方。图6b通过横截面图示出这种结构，其中η沟道驱动器晶体管34b位于压缩氮化物衬垫层40C的下方(SRAM单元30」，k中的P沟道负载晶体管33a、33b也如此)，而η沟道传输门晶体管35b位于伸展氮化物衬底层40T的下方(类似地，SRAM单元30」，k中的其它η沟道晶体管34a、35a也一样)。
[0053]这种结构的结果是，驱动器晶体管34a比驱动器晶体管34b具有更强的驱动特性，因为晶体管34a被伸展衬垫层40T施加到其沟道区域的伸展应变增强，而晶体管34b被压缩衬垫层40C施加到其沟道区域的压缩应变退化。因此，SRAM单元30&具有非对称的传输功能特性，如上所讨论，其可以提高SRAM单元30&的静态噪声容限和单元稳定性。
[0054]根据所公开的实施例，能够有效地实施由非对称SRAM单元30j，k构造的存储器阵列20内的非对称性的实施方式，不需要额外的光掩膜或离子注入工艺，并且不会增加存储器单元芯片面积。现在将针对图4和图5的SRAM单元30」，k的情况结合图7a和图7b的平面版图描述该实施方式。
[0055]图7a描述包括SRAM单元30 (S)的一部分存储器阵列20的版图，所述SRAM单元30 (S)以对称方式构造但包括双应力衬垫(DSL)技术。在该对称实施方式中，压缩衬垫层40C被设置在所有P沟道MOS晶体管(即每个单元中的负载晶体管33a、33b)上方，而伸展衬垫层40T被设置在所有η沟道MOS晶体管(即驱动器晶体管34a、34b ;传输门晶体管35a、35b)上方。如图7a所示，在该版图中，衬垫层40C、40T基本上以条状布置在存储器阵列20(包括对称SRAM单元30 (S)及其邻近的SRAM单元)上方。衬垫层40C、40T的这种形成涉及使用两个光刻步骤(即两个光掩膜)来限定每个衬垫层40C、40T的位置。
[0056]图7b在包括图5的SRAM单元30」，k的存储器阵列20的背景中描述以上结合图4和图6b所描述的非对称性的实施方式。如图7b所示，压缩氮化物衬垫层40C扩展到包括P沟道晶体管33a、33b的区域上方，并扩展到每个SRAM单元中的η沟道驱动器晶体管34b上方。伸展氮化物衬垫层40T扩展到SRAM单元以及存储器阵列20内的每个单元中的η沟道传输门晶体管35b上方。如从图7b的版图中明显看出，各种存储器单元与彼此互成镜像(例如，如下面所示的SRAM单元从而最小化用于限定衬垫层40C、40T的光掩模结构的复杂性。此外，如从图7a和图7b的对比中明显看出，相对于图7a的对称情况，根据图7b所示的本发明的实施例不需要额外的光掩模或光刻步骤来使非对称性包括在存储器阵列20中。事实上，如果双应力衬垫技术被用于集成电路10的任何部分(在其中实施了存储器20)，则这些相同的光掩模、光刻、沉积以及刻蚀工艺已经在制造流程中出现。唯一必需的不同是光掩模中的特定图案被用来限定衬垫层40T、40C的位置。
[0057]图8a以电气原理图的形式描述根据本发明的替换实施例的SRAM单元30’」，，的布置。在本发明的该实施例中，通过相对于彼此非对称地构造传输门晶体管35a、35b而构造驱动器晶体管34a、34b以使其彼此匹配来实现SRAM单元30’」，k的特性的非对称性。更具体地，如之前一样，用伸展氮化物衬垫层40T来提供η沟道传输门晶体管35a，但是用压缩氮化物衬垫层40C来部署η-沟道传输门晶体管35b (如P沟道负载晶体管33a、33b —样)。结果，传输门晶体管35a将比传输门晶体管35b具有更强的驱动特性，因为晶体管35a被伸展衬垫层40T施加到其沟道区域的伸展应变增强，而晶体管35b被压缩衬垫层40C施加到其沟道区域的压缩应变退化。因此SRAM单元30\k具有非对称的传输功能特性，如上所讨论，其能够提高SRAM单元30u的静态噪声容限和单元稳定性。
[0058]图Sb以平面版图形式描述根据本发明的该实施例的一部分存储器阵列20中的SRAM单元30’30’ j，k及其相邻单元的布置。如图8b所示，压缩氮化物衬垫层40C和伸展氮化物衬垫层40T被布置成使每个SRAM单元30中的η沟道传输门晶体管35b用压缩氮化物衬垫层40C来部署，而η沟道驱动器晶体管34b(以及驱动器晶体管34a和传输门晶体管35a)用伸展氮化物衬垫层40T来部署。如同在图7b的版图中，相对于图7a描述的对称DSL情况或相对于同一集成电路内的DSL技术的任何实施方式,根据本发明的该实施例实现存储器单元非对称性不需要额外的光掩模或光刻工艺步骤。相反，仅需要用光掩模的图案来限定实现期望的非对称性的衬垫层40C、40T的位置。
[0059]图9a和图9b分别以示意图和平面版图形式描述关于SRAM单元30’ 的本发明的另一实施例。如图9a所示，η沟道驱动器晶体管34b和η沟道传输门晶体管35b以及p沟道负载晶体管33a、33b都用压缩氮化物衬垫层40C来实现。在SRAM单元30’ 的另一侧，η沟道驱动器晶体管34a和η沟道传输门晶体管34a用伸展氮化物衬垫层40T来实现。结果，驱动器晶体管34a和传输门晶体管35a都将比其相应的配对晶体管即驱动器晶体管34b和传输门晶体管35b具有更强的驱动特性，因为晶体管34a、35a被伸展衬垫层40T施加到其沟道区域的伸展应变增强，而晶体管34b、35b被压缩衬垫层40C施加到其沟道区域的压缩应变退化。因此，SRAM单元30’’ J；k比上述发明的其它实施例中的SRAM单元30’ J；k,30&的非对称性具有更大程度的非对称转移功能特性。
[0060]图9b以平面版图形式描述根据本发明的该实施例的一部分存储器阵列20中的SRAM单元30’’」，30’’」，k及其相邻单元的布置。如图9b所示，压缩氮化物衬垫层40C以覆盖存储器阵列20中的SRAM单元30’ ’的相邻行中的P沟道晶体管33a、33b、驱动器晶体管34b以及传输门晶体管35b的连续薄膜形式被布置在存储器阵列20的大部分版图上。伸展氮化物衬垫层40T被形成为覆盖η沟道驱动器晶体管34a和传输门晶体管35a。如在上面关于图7a和图7b描述的本发明实施例那样，不需要额外的光掩模或光刻工艺步骤来实现根据本发明的该实施例的存储器单元非对称性。包含由于限定衬垫层40C、40T的位置的光掩模图案所导致的非对称性。
[0061]本发明的其它可替换的实施方式也可以被预期。例如，每个SRAM单元中的传输门晶体管可以是P沟道MOS晶体管而非η沟道MOS晶体管。在这种情况下，涉及非对称驱动的传输门晶体管的非对称性可以以相同的方式实现，其中一个P沟道传输门晶体管具有伸展氮化物衬垫层，而另一 P沟道传输门晶体管具有压缩氮化物衬垫层。进一步可替换地，可以通过将伸展氮化物衬垫层应用于SRAM单元中的P沟道负载晶体管中的一个而不应用于另一个来实现非对称性。当然，在一般意义上，非对称性的极性没有特定的相关性，但是其通常将取决于指示获得改进的单元稳定性和静态噪声容限所需的非对称性的极性的其它因素(例如，位线的预充电电压、交叉耦合反相器的跳变电压等)。可以预期的是，本发明也可以被应用于其它存储器单元(包括8-Τ和IO-T类型的SRAM单元)以及其他静态存储器单元(例如非易失性浮栅和铁电存储器单元)。
[0062]因此，根据所公开的实施例，以在芯片面积和制造成本的立场上基本没有成本的方式提高了交叉耦合反相器类型的存储器单元的单元稳定性和静态噪声容限。这种单元稳定性的提高使设计者能够极大地强化传输门晶体管以提高写入容限，减少对可能导致的单元稳定性退化的忧虑。根据所公开的实施例由存储器单元消耗的功率也基本上与常规6-ΤSRAM单元消耗的功率相同，使得只有很少或没有功率代价。[0063]本领域的技术人员将理解，在所要求保护的发明范围内，可以对所描述的示例性实施例进行修改，并且许多其它实施例也是可能的。
【权利要求】
1.一种固态存储器单元，其包括: 包括反相器和传输门晶体管的第一反相器电路，其具有用于将其反相器与其传输门晶体管之间的第一存储节点耦合到第一位线的输出端，并具有输入端，所述第一反相器电路由一个或更多P沟道金属氧化物半导体晶体管即MOS晶体管和一个或更多η沟道MOS晶体管构成，其中所述P沟道MOS晶体管是用压缩衬垫层构造的，而所述η沟道MOS晶体管是用伸展衬垫层构造的；以及 包括反相器和传输门晶体管的第二反相器电路，其具有用于将其反相器与其传输门晶体管之间的第二存储节点耦合到第二位线的输出端，所述第二存储节点耦合到所述反相器的输入端，所述第二反相器电路具有耦合到所述第一反相器电路中的所述第一存储节点的输入端，所述第二反相器电路由一个或更多P沟道MOS晶体管和一个或更多η沟道MOS晶体管构成； 其中所述第二反相器电路的所述MOS晶体管中的一个是用具有与所述第一反相器电路中的对应MOS晶体管的应力特性相反的应力特性的衬垫层构造的。
2.根据权利要求1所述的存储器单元，其中所述第一反相器电路的所述反相器包括: 用伸展衬垫层构造的η沟道MOS驱动晶体管，其源极耦合到基准电压，其栅极连接到所述反相器电路的所述输入端，并且其漏极耦合到所述第一存储节点；以及 用压缩衬垫层构造的P沟道MOS晶体管，其漏极耦合到所述第一存储节点，其栅极连接到所述反相器电路的所述输入端，并且其源极耦合到电源电压； 其中所述第二反相器电路的所述反相器包括`: η沟道MOS驱动晶体管，其源极耦合到基准电压，其栅极连接到所述反相器电路的所述输入端，并且其漏极耦合到所述第一存储节点；以及 P沟道MOS负载晶体管，其漏极耦合到所述第一存储节点，其栅极连接到所述反相器电路的所述输入端，并且其源极耦合到电源电压。
3.根据权利要求2所述的存储器单元，其中所述第二反相器电路的所述P沟道MOS负载晶体管和所述η沟道MOS驱动晶体管都是用压缩衬垫层构造的。
4.根据权利要求3所述的存储器单元，其中所述第一反相器电路的所述传输门晶体管包括用伸展衬垫层构成的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第一存储节点和所述第一位线之间并且其栅极用来接收字线信号； 并且其中所述第二反相器电路的所述传输门晶体管包括用压缩衬垫层构成的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第二存储节点和所述第二位线之间并且其栅极用来接收所述字线信号。
5.根据权利要求2所述的存储器单元，其中所述第一反相器电路的所述传输门晶体管包括用伸展衬垫层构成的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第一存储节点和所述第一位线之间并且其栅极用来接收字线信号； 并且其中所述第二反相器电路的所述传输门晶体管包括用压缩衬垫层构成的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第二存储节点和所述第二位线之间并且其栅极用来接收所述字线信号。
6.根据权利要求1所述的存储器单元，其中所述压缩衬垫层和所述伸展衬垫层中的每一个均包含氮化硅。
7.—种在主体的半导体表面上的集成电路中构造存储器阵列的方法，所述存储器阵列包括按行和列布置的多个存储器单元，每一行的存储器单元都与字线相关联，每一列的存储器单元都与第一和第二位线相关联，每个存储器单元存储在分别由第一和第二交叉耦合反相器的输出端驱动的互补的第一和第二存储节点处表示的数据状态，所述方法包括: 在所述表面上限定η型区和P型区； 形成覆盖每个所述存储器单元的选定位置的栅电极，每个存储器单元内的所述栅电极用作每个存储器单元内的晶体管的栅极； 针对每个所述存储器单元，在多个P沟道晶体管的相对两侧上形成P型源极区和漏极区； 针对每个所述存储器单元，在多个η沟道晶体管的相对两侧上形成η型源极区和漏极区； 针对每个所述存储器单元，在所述多个P沟道晶体管和至少一个所述η沟道晶体管的所述源极区和漏极区以及栅极上方形成压缩衬垫层；以及 针对每个所述存储器单元，在其它所述η沟道晶体管上方形成伸展衬垫层。
8.根据权利要求7所述的方法，其中每个所述存储器单元中的所述多个P沟道晶体管包括第一和第二 P沟道负载晶体管； 其中每个所述存储器单元中的所述多个η沟道晶体管包括第一和第二 η沟道驱动器晶体管； 其中形成所述压缩衬垫层的步骤在所述第一和第二负载晶体管以及所述第二η沟道驱动器晶体管的所述栅电极及所述源极区和漏极区上方形成所述压缩衬垫层； 并且其中形成所述伸展衬垫层的步骤在所述第一η沟道驱动器晶体管的所述栅电极以及所述源极区和漏极区上方形成所述伸展衬垫层。
9.根据权利要求8所述的方法，其中每个所述存储器单元中的所述多个η沟道晶体管进一步包括第一和第二 η沟道传输门晶体管； 其中形成所述压缩衬垫层的步骤也在所述第二η沟道驱动器晶体管上方形成所述压缩衬垫层； 并且其中形成所述伸展衬垫层的步骤也在所述第一η沟道传输门晶体管的所述栅电极以及所述源极区和漏极区上方形成所述伸展衬垫层。
10.根据权利要求7所述的方法，其中每个所述存储器单元中的所述多个P沟道晶体管包括第一和第二 P沟道负载晶体管； 其中每个所述存储器单元中的所述多个η沟道晶体管包括第一和第二 η沟道驱动器晶体管以及第一和第二 η沟道传输门晶体管； 其中形成所述压缩衬垫层的步骤在所述第一和第二负载晶体管以及所述第二η沟道传输门晶体管的所述栅电极以及所述源极区和漏极区上方形成所述压缩衬垫层； 并且其中形成所述伸展衬垫层的步骤在所述第一和第二η沟道驱动器晶体管以及所述第一η沟道传输门晶体管的所述栅电极以及所述源极区和漏极区上方形成所述伸展衬垫层。
11.一种集成电路，其包括固态存储器，所述存储器包括: 按行和列布置的固态存储器单元的阵列，每个存储器单元包括:包括反相器和传输门晶体管的第一反相器电路，其具有响应于其行的字线而将其反相器与其传输门晶体管之间的第一存储节点耦合到其列的第一位线的输出端，并具有输入端，所述第一反相器电路由一个或更多P沟道金属氧化物半导体晶体管即MOS晶体管和一个或更多η沟道MOS晶体管构成，其中所述P沟道MOS晶体管是用压缩衬垫层构造的，而所述η沟道MOS晶体管是用伸展衬垫层构造的；以及 包括反相器和传输门晶体管的第二反相器电路，其具有响应于其行的字线而将其反相器与其传输门晶体管之间的第二存储节点耦合到其列的第二位线的输出端，所述第二存储节点耦合到所述反相器的输入端，所述第二反相器电路具有耦合到所述第一反相器电路中的所述第一存储节点的输入端，所述第二反相器电路由一个或更多P沟道MOS晶体管和一个或更多η沟道MOS晶体管构成； 地址选择电路，其用于接收行地址和列地址，以便激励与对应于所述行地址的一行存储器单元相关联的字线；以及 读取/写入电路，其耦合到每一列存储器单元的所述第一和第二位线； 其中每个所述存储器单元中的所述第二反相器电路的所述MOS晶体管中的一个是用具有与所述第一反相器电路中的对应MOS晶体管的应力特性相反的应力特性的衬垫层构造的。
12.根据权利要求11所述的集成电路，其中每个所述存储器单元中的所述第一反相器电路的所述反相器包括: 用伸展衬垫层构造的η沟道MOS驱动晶体管，其源极耦合到基准电压，其栅极连接到所述反相器电路的所述输入端，并且其漏极耦合到所述第一存储节点；以及 用压缩衬垫层构造的P沟道MOS晶体管，其漏极耦合到所述第一存储节点，其栅极连接到所述反相器电路的所述输入端，并且其源极耦合到电源电压； 其中每个所述存储单元中的所述第二反相器电路的所述反相器包括:η沟道MOS驱动晶体管，其源极耦合到基准电压，其栅极连接到所述反相器电路的所述输入端，并且其漏极耦合到所述第一存储节点；以及 P沟道MOS负载晶体管，其漏极耦合到所述第一存储节点，其栅极连接到所述反相器电路的所述输入端，并且其源极耦合到电源电压。
13.根据权利要求12所述的集成电路，其中每个所述存储单元中的所述第二反相器电路的所述P沟道MOS负载晶体管和所述η沟道MOS驱动器晶体管都是用压缩衬垫层构造的。
14.根据权利要求13所述的集成电路，其中每个所述存储器单元中的所述第一反相器电路的所述传输门晶体管包括用伸展衬垫层构造的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第一存储节点和所述第一位线之间并且其栅极连接到其行的所述字线； 并且其中每个所述存储器单元中的所述第二反相器电路的所述传输门晶体管包括用压缩衬垫层构造的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第二存储节点和所述第二位线之间并且其栅极连接到其行的所述字线。
15.根据权利要求13所述的集成电路，其中每个所述存储器单元中的所述第一反相器电路的所述传输门晶体管包括用伸展衬垫层构造的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第一存储节点和所述第一位线之间并且其栅极连接到其行的所述字线； 并且其中每个所述存储器单元中的所述第二反相器电路的所述传输门晶体管包括用压缩衬垫层构造的η沟道MOS晶体管，该η沟道MOS晶体管的源极/漏极路径耦合在所述第二存储节点和所述第二位线之间并且其栅极连接到其行的所述字线。
16.根据权利要求11所述的集成电路，其进一步包括: 耦合到所述读取/写入电`路和所述地址选择电路的逻辑电路。
【文档编号】G11C11/413GK103733262SQ201280038634
【公开日】2014年4月16日 申请日期:2012年6月6日 优先权日:2011年6月6日
【发明者】S·于, W·K·隆 申请人:德克萨斯仪器股份有限公司