专利名称：量子点形成方法
技术领域：
本发明涉及一种制造半导体器件的方法；而且尤其是一种形成量子点的方法。
背景技术：
根据因半导体器件集成度的进步所造成的电流大小降低的趋势，存在于沟道区中的电子总数也会减少几十个电子。
当用于驱动半导体器件所需的电子数减少时，在那些用以驱动半导体器件的电子当中，对应统计上的错误的电子百分比反而会增加。此增加的电子百分比会严重影响半导体器件的可靠度。因此，明显需要发展一种能够精确控制单一电子的新结构半导体器件。
最近提出的用以克服上述限制的单电子晶体管能够控制单一电子，并且甚至能以非常低的电压来驱动半导体器件。
换言之，当典型的金属氧化物半导体场效应晶体管(MOSFET)和单电子晶体管均执行相同的演算时，MOSFET需要约1000到约20000个电子。但是，单电子晶体管只需要约1到约几个电子，因此可以减少功率消耗至1/1000，而且还导致省电和高度集成的效果。
图1为根据现有技术的单电子晶体管的横截面图。
参考图1，在由硅或Ge-As构成的半导体衬底上，依序沉积第一绝缘层12A和第二绝缘层12B。在第一绝缘层12A和第二绝缘层12B之间，形成一些量子点。在此，第一绝缘层12A为隧穿氧化物(tunneling oxide)，而第二绝缘层12B为控制氧化物。
接着，在第二绝缘层12B上形成栅极电极14。在栅极电极14两端，在半导体衬底11中，形成源极区15和漏极区16。
为了建构单电子晶体管，在对应栅极电极14的第一绝缘层12A上，要均匀地形成尺寸为几个纳米的微小化量子点是很重要的。
目前已有几种形成量子点的传统方法提出。量子点可以藉由使用由下列连续步骤所实现的聚集现象来形成在氧化物层之间的上方沉积硅锗或薄金属层；生长氧化物层；以及将生长的氧化物层施以热处理。也可以使用光刻工艺，以直接形成多个量子点，或是另一种在能带之间的能隙中形成电性量子点的方法。但是，尚未有同时满足可靠性和批量生产的量子点的形成方法提出。
此外，因为通过传统方法所形成的量子点主要是形成多晶硅，所以会限制半导体器件特性的改善。
发明内容
因此，本发明的目的是提供一种形成具有单晶、且同时满足可靠性和批量生产的量子点的方法。
根据本发明的一个方面，提供一种形成量子点的方法，其包括步骤在半导体衬底上形成第一绝缘层；藉由蚀刻第一绝缘层，形成曝露半导体衬底的开口；在开口中和在邻近开口的第一绝缘层上形成单晶半导体层；以及，藉由去除开口中的单晶半导体层和部分在邻近开口的第一绝缘层的上的单晶层，在邻近开口的第一绝缘层的上形成量子点。
根据本发明的另一方面，还提供一种形成量子点的方法，包括步骤在衬底上形成一层次层(sub-layer)；藉由蚀刻次层形成曝露衬底的开口；在开口中和在邻近开口的次层上形成导电层；以及藉由保留在邻近开口的次层上的部分导电层来形成量子点。
通过以下结合附图对优选实施例进行的说明，本发明的上述及其它目的和特征将会变得明显，其中图1为示出根据现有技术的单电子晶体管的横截面图；图2A到2F为示出根据本发明优选实施例的形成多个量子点的方法的横截面图；图3A到3D为示出根据本发明的优选实施例形成量子点的方法的平面图；以及图4为示出根据本发明优选实施例的单电子晶体管的横截面图。
附图中的附图标记说明如下
11 半导体衬底 12A 第一绝缘层12B 第二绝缘层 13 量子点14 栅极电极 15 源极区16 漏极区 21 半导体衬底22 第一绝缘层 23 第一掩模24A 第一开口 24B 第二开口25 单晶硅层 25A 量子点26 第二掩模 26A 第一开口区26B 第二开口区 27 第二绝缘层31 半导体衬底 32 隧穿氧化物层33 量子点 34 控制氧化物层35 栅极电极 36 源极区37 漏极区具体实施方式
图2A到2F为示出根据本发明优选实施例的量子点形成方法的横截面图。
参考图2A，经由氧化工艺或沉积工艺，在半导体衬底21上形成第一绝缘层22。此时，第一绝缘层22是氧化硅或氮化硅，而半导体衬底21除了可以是硅层外，还可以是包括硅的半导体层。
其次，在第一绝缘层22上涂布一感光膜，并经由曝光工艺和显影工艺对其构图，以形成第一掩模23。之后，使用第一掩模23当作蚀刻掩模，将第一绝缘层22施以干式蚀刻处理，以形成曝露衬底21的第一开口24A。此处，第一开口24A是生长后续单晶硅层的位置。尤其，曝露在第一开口24A中的衬底21当作生长单晶硅层的籽层。
参考图2B，去除第一掩模23。图3A为显示去除第一掩模23后，形成在衬底(未示出)上的第一开口24A和第一绝缘层22的平面图。藉由蚀刻第一绝缘层22所形成的第一开口24A具有方形的形状。但是，第一开口24A也可以具有圆形或十字形的形状。若干第一开口24A以其间的固定间距彼此相邻。
同时，在第一开口24A的侧面和下面，还有蚀刻的残留物(未示出)。此外，由于蚀刻工艺，在衬底21的表面上出现晶格缺陷。
采用热处理，以在氢气气氛中或在真空状态下，去除残留物和晶格缺陷。此种热处理称为烘烤工艺(bake process)。经由烘烤工艺，该烘烤工艺还同时去除形成在第一开口24A中露出的衬底21上的天然氧化物。
参考图2C，使用选择性外延生长技术(以后简称SEG)，在第一开口24中的曝露的衬底21上形成单晶硅层25。此时，单晶硅层25具有约2nm到100nm的厚度。接着，通过使用曝露的衬底21当作籽层，经由SEG技术生长单晶硅层25。在SEG同时，由于横向过生长，所以单晶硅层25也生长在邻近第一开口24A的第一绝缘层22上。
结果，单晶硅层25完全填满第一开口24A，而且经由作为SEG技术的独特特性的横向过生长，覆盖在邻近第一开口24A的第一绝缘层22上。此覆盖造成放大的图案，如图3B所示，此图为示出藉由SEG技术形成在衬底(未示出)上的硅层25的平面图。单晶硅层25具有对应第一开口24A形状的正方形。但是，因为同时填充第一开口24A和横向过生长，所以该正方形的尺寸大于第一开口24A。但是，相邻单晶硅层25未彼此接触。
同时，采用超高真空化学气相沉积(UHV CVD)技术来进行单晶硅层25的SEG。可以使用诸如Si2H2Cl2/H2/HCl/PH3或SiH4/H2/HCl/PH3的混合物来作为源气体。此外，控制PH3气体的流量就控制了单晶硅层25的掺杂浓度，从而控制了导电性和隧穿电流。再者，还控制源气体的流量，以具有对单晶硅层25和第一绝缘层22的沉积选择性。
参考图2D，在包括单晶硅层25的第一绝缘层22上涂布感光膜，而且藉由曝光和显影工艺对其构图，以形成第二掩模26。
图3C为显示形成在衬底(未示出)上的第二掩模26的平面图。第二掩模26具有第一开口区26A和第二开口区26B。第一开口区26A曝露包括填满第一开口24A的中央部分的大部分单晶硅层25。第二开口区26B曝露在邻近第一开口24A的第一绝缘层22上的部分单晶硅层25。
接着，利用将第二掩模26当作蚀刻掩模的干式蚀刻或湿式蚀刻来处理曝露的单晶硅层25，以形成若干由单晶硅建构的量子点25A。
此时，去除所有单晶硅层25填充在第一开口24A中的部分，以及在邻近第一开口的第一绝缘层上的部分单晶硅层。即，没有去除藉由横向过生长形成在邻近第一开口的第一绝缘层22上、并被第二掩模26覆盖的部分，因此形成量子点25A。
此外，蚀刻单晶硅层25后露出的第二开口24B不同于图2A中示出的第一开口24A。第二开口24B所敞开的面积与不包括量子点25A的单晶硅层的面积相同。因此，第二开口24B具有比第一开口24A还宽的开口。
参考图2E，随后去除第二掩模26。图3D为示出在去除第二掩模26后在第一绝缘层22上的量子点25A的平面图。如图3D所示，量子点25A形成在沿着第一绝缘层22中的第一开口24A的边缘的第一绝缘层22上。
参考图2F，在第一绝缘层22和多个量子点25A上形成第二绝缘层27。此时，第二绝缘层27由氧化硅层形成。
因此，多个量子点25A位于第一绝缘层22和第二绝缘层27之间。即，该多个量子点25A位于绝缘层内。
如上所述，藉由使用SEG技术的横向过生长和光刻工艺，可以形成均匀的量子点阵列。此外，其可以广泛地用于使用均匀量子阵列的形成方法制造单电子晶体管，和使用隧穿现象的半导体器件。
图4为示出根据本发明优选实施例的单电子晶体管的横截面图。
参考图4，在由硅或Ge-As构成的半导体衬底31上，形成隧穿氧化层32。此处，隧穿氧化物层32为氧化硅层。
在隧穿氧化物层32上，形成量子点33。此处，量子点33是具有长、宽和高都约为50nm的微小尺寸的单晶硅图案。即，量子点33形成来具有一尺寸，该尺寸提供在隧穿单个电子或几个电子时出现的库仑势垒现象。
形成控制氧化物层34，以覆盖量子点33。控制氧化物层34是氧化硅层或氮化硅层。
然后，在控制氧化物层34的上方形成栅极电极35。藉由注入n型或p型掺杂剂在栅极电极35两侧的衬底31中，形成源极区36和漏极区37。
具有示于图4的结构的单电子晶体管的主要原理和电可擦除可编程只读存储器(EEPROM)器件相同。相比于EEPROM，其差异点为单电子晶体管可以因为单电子或几个电子而改变临限电压，而且可以在比EEPROM还低的电压下操作。即，若供应到栅极电极35的电压大于临限电压，则会在沟道区形成反转层，且源极区36的电子会被引向沟道区，从而降低沟道电导。如上所述，由沟道区的反转层所提供的电子，在室温下，一个一个地隧穿通过薄的隧穿氧化物层，并进入量子点33。随着电子进入量子点33，临界电压改变。因此，优选的是，藉由隧穿一个电子来执行编程。但是，临限电压的改变很难检测。因此，编程通常藉由同时隧穿约3到4个电子来执行，以改变约1V的临限电压。
另一方面，在擦除操作时，若在栅极电极35上施加相应的负电压，即将量子点33中的电子引出的电压，则可以自量子点33引出电子。
结果，临限电压会变回到原始值，使得容易区分″1″或″0″状态。
虽然在上述优选实施例中，单晶硅层藉由SEG技术生长而形成量子点，但是仍然可以使用与硅衬底具有外延关系的材料来形成各种单晶层，该材料例如为Si-Ge，Co-Si等。
藉由通过SEG技术和已知的光刻技术形成由单晶硅构成的多个量子点，本发明还提供了一种同时改善可靠性和批量生产的效果。
虽然本发明已参照特定优选实施例得以说明，但是对本领域技术人员而言清楚的是，在不脱离所附权利要求所确定的本发明范围的情况下，可对其作各种改变和修改。
权利要求
1.一种形成量子点的方法，包括步骤在半导体衬底上形成第一绝缘层；藉由蚀刻第一绝缘层形成曝露半导体衬底的开口；在开口中且在邻近开口的第一绝缘层上形成单晶半导体层；以及藉由去除开口中的单晶半导体层和在邻近开口的第一绝缘层上的部分该单晶层，在邻近开口的第一绝缘层上形成量子点。
2.如权利要求1的方法，其中，开口中的单晶层藉由选择性外延生长形成，且在邻近开口的第一绝缘层上的单晶层藉由横向过生长形成。
3.如权利要求1的方法，还包括步骤在形成开口后，在氢气气氛中或在真空状态下进行热处理。
4.如权利要求1的方法，其中，形成量子点的步骤还包括步骤形成具有第一开口区和第二开口区的蚀刻掩模，其中，第一开口区曝露开口中的单晶半导体层，第二开口区曝露邻近开口的第一绝缘层上的部分单晶半导体层；以及藉由将掩模作为蚀刻掩模来蚀刻曝露的单晶半导体层而形成量子点。
5.如权利要求1的方法，其中，开口具有方形形状、圆形形状、或十字形形状。
6.如权利要求1的方法，其中，单晶半导体层是半导体衬底的外延层。
7.如权利要求6的方法，其中，半导体衬底是硅衬底。
8.如权利要求7的方法，其中，单晶半导体层是选自由硅层、硅-锗层或钴-硅化物层所组成的组中的任一层。
9.如权利要求7的方法，其中，形成单晶半导体层的步骤使用Si2H2Cl2/H2/HCl/PH3或SiH4/H2/HCl/PH3作为源气体。
10.如权利要求1的方法，其中，第一绝缘层为氧化硅或氮化硅。
11.一种形成量子点的方法，包括步骤在衬底上形成次层；藉由蚀刻该次层形成曝露衬底的开口；在开口中和在邻近开口的次层上形成导电层；以及藉由保留邻近开口的次层上的部分导电层来形成量子点。
12.如权利要求11的方法，还包括步骤形成覆盖邻近开口的次层上的部分导电层的掩模；以及利用掩模来选择性蚀刻导电层，并形成量子点。
全文摘要
本发明公开了一种形成量子点的方法，该方法同时提供了可靠性和批量生产的效果。本发明形成量子点的方法包括步骤在半导体衬底上形成第一绝缘层；藉由蚀刻第一绝缘层形成曝露半导体衬底的开口；在开口中和邻近开口的第一绝缘层上形成单晶半导体层；以及藉由去除开口中的单晶半导体层和在邻近开口的第一绝缘层上的部分单晶层，在邻近开口的第一绝缘层上形成量子点。
文档编号H01L21/20GK1484277SQ0312255
公开日2004年3月24日 申请日期2003年4月18日 优先权日2002年9月17日
发明者朴圣彦 申请人:海力士半导体有限公司