专利名称：具有沟槽边缘终端的半导体元件的制作方法
技术领域：
本发明的实施例涉及功率半导体元件，尤其是分别具有垂直边缘终端或台面边缘终端的功率半导体元件。
背景技术：
诸如功率二极管、功率M0SFET、功率IGBT或功率晶闸管之类的功率半导体器件设计为承受高阻断电压。这些功率器件包括在P掺杂半导体区域和η掺杂半导体区域之间形成的ρη结。当ρη结反向偏置时，元件阻断或者关闭。在这种情况下，耗尽区域或空间电荷区在P掺杂和η掺杂区域中传播。通常，这些半导体区域中的一个比这些半导体区域中的另一个更轻地掺杂，使得耗尽区域主要在较轻掺杂的区域中延伸，较轻掺杂的区域主要支持了施加在ρη结两端的电压。支持阻断电压的半导体区域在二极管或晶闸管中被称为基极区域，且在MOSFET或IGBT中被称为漂移区。ρη结支持高电压的能力由雪崩击穿现象限制。当施加在ρη结两端的电压增加时， 形成ρη结的半导体区域中的电场增加。该电场导致半导体区域中存在移动载流子的加速。 由于电场，当电荷载流子加速使得它们通过碰撞电离产生电子空穴对时，发生雪崩击穿。碰撞电离产生的电荷载流子产生新的电荷载流子，使得存在倍增效应。在雪崩击穿的开始，相当大的电流反向地流经ρη结。雪崩击穿开始的电压被称为击穿电压。雪崩击穿开始的电场被称为临界电场。临界电场的绝对值主要依赖于用于形成ρη 结的半导体材料的类型，且还较小地依赖于较轻掺杂的半导体区域的掺杂浓度。临界电场是针对在垂直于电场的场强向量的方向中具有无限尺寸的半导体区域定义的理论值。然而，功率半导体元件具有被横向方向的边缘表面终止的有限尺寸的半导体本体。由于诸如边缘表面处的晶格的缺陷之类的不同原因，与远离边缘表面的内部区域相比，元件的击穿电压在靠近边缘表面的边缘区域减小。与内部区域相比，为了补偿边缘区域中的减小的击穿电压，已知边缘终端用于减小该区域中的电场。已知不同类型的边缘终端。所谓的垂直边缘终端或台面终端分别包括特定几何形状的边缘表面或边缘表面上的钝化层。倾斜边缘终端具有倾斜的边缘表面。倾斜边缘终端在减小具有圆形半导体本体的半导体元件的边缘区域中的电场方面是尤其有效的。这是当元件的半导体本体对应于完整晶片的情况。然而，当半导体本体具有矩形形式时，比如通过将晶片分别分割成若干半导体本体或管芯得出的矩形形式时，可能发生与边缘区域中减小的击穿电压相关的问题。因此，对于用于半导体元件、尤其是具有矩形几何形状的半导体本体的半导体元件的改善的边缘终端存在需要。
发明内容
第一方面涉及一种半导体元件，其包括半导体本体，该半导体本体具有第一表面和第二表面且具有内部区域和边缘区域。在半导体本体中，位于第一导电类型的第一半导体区域和第二导电类型的第二半导体区域之间的pn结在内部区域中在半导体本体的横向方向延伸。而且，第一沟槽在边缘区域中从第一表面延伸到半导体本体中。沟槽具有彼此相对布置且相对于半导体本体的垂直方向倾斜的侧壁。
现在将参考附图解释示例。附图用于说明基本原理，所以仅描述理解基本原理所必须的方面。附图未按比例绘制。在附图中，相同的参考符号表示相似的特征。图1说明根据第一实施例穿过垂直半导体元件的垂直截面图； 图2说明根据第二实施例穿过垂直半导体元件的垂直截面图3说明半导体元件的实施例的半导体本体的第一表面上的顶视图； 图4说明当根据图1的半导体元件的pn结反向偏置时元件的边缘区域中的电场的等位线；
图5说明当根据图2的半导体元件的pn结反向偏置时元件的边缘区域中的电场的等位线；
图6说明根据另一实施例穿过垂直半导体元件的截面图； 图7说明穿过实现为二极管的半导体元件的垂直截面图； 图8说明穿过实现为MOS晶体管的半导体元件的垂直截面图； 图9说明穿过实现为晶闸管的半导体元件的垂直截面图； 图10说明穿过实现为反向阻断(RB) IGBT的半导体元件的垂直截面图； 图11包括图IlA至11C，说明用于在半导体本体中形成具有倾斜侧壁的沟槽的方法的实施例。
具体实施例方式图1和2示意性说明了垂直半导体元件、尤其是功率半导体元件。半导体元件包括半导体本体或半导体层100，该半导体本体或半导体层I00具有彼此相对布置且彼此基本平行的第一表面101和第二表面102。图1示出在垂直于第一和第二表面101、102的剖面中穿过半导体本体100的垂直截面图。半导体本体100还包括内部区域111和外部区域或边缘区域112，边缘区域112布置在内部区域111和边缘表面103之间。边缘表面103在第一和第二表面101、102之间延伸且在横向方向终止半导体本体100，而第一和第二表面 101、102在垂直方向终止半导体本体100。“垂直方向”是垂直于第一和第二表面101、102 的方向，而“横向方向”或“水平方向”垂直于垂直方向。根据一个实施例，边缘表面103是垂直表面，即，垂直于第一和第二表面101、102延伸的表面。然而，这仅是示例。边缘表面 103也可以是倾斜的。与本公开相关联的术语“表面”用于终止半导体本体100的那些平面。在这种关联中，应当提及，术语表面还用于在元件完成之后在元件中被其他层覆盖的表面，比如电极层、钝化层等。然而，这些附加层没有在图1和2中说明。图1和2仅说明半导体元件的截面的一部分，即，包括半导体本体100的一个侧面上的边缘区域112且仅包括一部分内部区域111的部分。在这种关联中，应当提及，在水平平面中，内部区域111的面积通常大于边缘区域112的面积。一般而言，希望相对于半导体本体100的总面积最小化边缘区域112的面积。参考图1和2，半导体元件还包括在半导体本体100的内部区域111中的横向或水平平面中延伸的Pn结10。pn结10是第一导电类型的第一半导体区域11和第二导电类型的第二半导体区域21之间的结。根据第一实施例，第一半导体区域11是ρ掺杂区域且第二半导体区域21是η掺杂区域。根据第二实施例，第一半导体区域11是η掺杂区域且第二半导体区域21是ρ掺杂区域。在半导体本体100的垂直方向，第一半导体区域11布置在第一表面101和第二半导体区域21之间。在图1和2中说明的实施例中，第一半导体区域11毗邻第一表面111。 然而，这仅是示例。第一半导体区域也可以布置为在垂直方向远离第一表面101。根据一个实施例，第二半导体区域21比第一半导体区域11更轻地掺杂。第一半导体区域11的掺杂浓度例如处于lE16cm_3 (=1 · IO1W3)至lE21cnT3的范围。第二半导体21的掺杂浓度例如处于5E21cnT3 (=5 · IO21CnT3)至lE16cnT3的范围。半导体元件还包括具有至少一个沟槽31的边缘终端，该沟槽31开始于第一表面 101，在垂直方向延伸到半导体本体100内。至少一个沟槽31包括彼此相对布置的第一侧壁32和第二侧壁33。这些侧壁是倾斜侧壁且相对于水平方向具有45°至55°的倾斜角。参考图1，至少一个沟槽31可以包括V形截面。在这种情况下，第一和第二侧壁 32和33在沟槽31的底部彼此毗邻。参考图2，至少一个沟槽31还可以具有梯形截面。在这种情况下，至少一个沟槽31包括底面34，该底面与相对侧上的第一和第二侧壁毗邻。至少一个沟槽31布置为在半导体本体100的横向方向远离边缘表面103。在下文中，边缘表面103和沟槽31之间的半导体本体的区域将被称为台面区域121。沟槽31的第一侧壁32是位于内部区域111的方向的侧壁，而沟槽31的第二侧壁33是毗邻台面区域 121的侧壁。可选地，半导体元件还包括至少覆盖至少一个沟槽31的第一和第二侧壁32、33以及底面34 (如果存在)或者完全填充至少一个沟槽31的钝化层41。可选地，钝化层41还覆盖台面区域121上的第一表面101。钝化层41例如是氧化物层、氮化物层或非晶层，诸如DLC层(DLC=类金刚石(Diamond Like Carbon))、含氢非晶碳层(aC:H)或含氢非晶硅层 (aSi:H)或者含氢非晶碳化硅GSix(Vx = H)层。为了实现半导体本体100，可以使用诸如硅(Si)、碳化硅(SiC)、氮化镓(GaN)之类的任意合适的半导体材料。半导体本体100是单晶半导体本体。根据一个实施例，半导体本体100具有第二导电类型的基本掺杂，掺杂浓度对应于第二半导体区域21的掺杂浓度。 在这种情况下，半导体本体的具有基本掺杂浓度的那些区域形成第二半导体区域，而通过向半导体本体100注入或扩散掺杂剂产生诸如第一半导体区域11的其他半导体区域。至少一个沟槽31以及沟槽31和边缘表面103之间的台面区域121形成半导体元件的边缘终端。像常规边缘终端一样，该边缘终端帮助减小边缘区域中的电场的最大场强。 这种电场在pn结10反向偏置时发生。下面参考此处的图4和5解释该边缘终端的功能性。pn结10可以延伸到沟槽31的第一侧壁32。在这种情况中，第一和第二半导体区域11、21在横向方向均延伸到第一侧壁32。然而，可选地，属于第一导电类型且比第一半导体区域11更轻掺杂的第三半导体区域12布置在第二半导体区域21和第二侧壁32之间。 可选地，该第三半导体区域还沿着第二侧壁33和底面34 (如果存在)延伸。第三半导体区域12的掺杂剂量被选择为使得掺杂剂量低于突破(breakthrough)电荷，对于硅而言，该突破电荷约为1. 4E12cnT3。掺杂剂量是在分别垂直于第一和第二表面32、33的方向第三半导体区域12中的掺杂浓度的积分。不像第一半导体区域11，第二半导体区域21不局限为内部区域，而是在横向方向中也延伸到边缘区域112且环绕沟槽31。台面区域121的主要部分由第二半导体区域21 形成。根据一个实施例，台面区域中的半导体元件包括第二导电类型的沟道停止器区域22。 沟道停止器22区域可以在横向方向从沟槽31的第二侧壁33延伸到边缘表面103且比第二半导体区域21更高地掺杂。沟道停止器区域的掺杂浓度例如处于lE17cm_3至lE21cm_3 的范围。沟道停止器区域的深度(垂直方向的尺度)例如处于5 μ m至10 μ m的范围。至少一个沟槽31在垂直方向不完全穿过半导体本体100延伸，不完全穿过第二半导体区域21延伸。根据一个实施例，沟槽31的最大深度dl例如处于半导体本体100垂直方向的厚度d2的30%至80%之间，且尤其处于其40%至70%之间。根据第二实施例，沟槽 31的最大深度例如处于第二半导体区域21垂直方向的厚度的30%至80%。该第二备选在这些情况下是尤其有效的除了形成有第一和第二半导体区域11、21的半导体层之外，半导体本体100还包括半导体衬底(未示出)，该半导体层布置在半导体衬底上且半导体衬底明显比该半导体层厚。这种半导体层尤其可以是外延层。第二半导体区域21的掺杂浓度通常明显低于第一半导体区域11的掺杂浓度。当 pn结反向偏置时，空间电荷区域或耗尽区域主要在第二半导体区域21中传播。为了“停止” 与该耗尽区域相关的电场，元件可选地包括第二导电类型的场停止区域23。场停止区域23 在远离第一半导体区域侧毗邻第二半导体区域21。场停止区域23具有比第二半导体区域高的掺杂浓度。场停止区域的掺杂浓度例如处于IEHcm3至lE16cm_3的范围。场停止区的厚度(垂直尺度)例如处于10 μ m至20 μ m的范围且可以高达50 μ m。图3示意性说明半导体本体100的第一表面101上的顶视图。参考图3，半导体本体具有矩形几何形状、尤其是正方形几何形状。至少一个沟槽31可以完全沿着边缘表面 103延伸，使得至少一个沟槽31完全环绕内部区域。具有矩形几何形状的半导体本体100 的使用仅是示例。也可以使用诸如圆形几何形状的任意其他几何形状的半导体本体100。 图1和2说明的截面图是图3说明的剖面A-A中的截面图。该剖面A-A垂直于沟槽31的纵向方向延伸。由至少一个沟槽31和台面区域121形成的边缘终端的功能是在pn结的偏置方向倒置时减小半导体本体100的边缘区域112中的电场强度，使得耗尽区域在第二半导体区域21中延伸。将参考图4和5解释这一操作原理。在这些图中，说明了当反向偏置图1和 2的元件中的pn结10时出现的电场的等位线。图4和5中的说明基于计算机模拟。用于模拟目的，半导体本体100被细分为多个水平半导体切片。由于这一原因，沟槽31的侧壁在图4和5中看上去是台阶状的。实际上，沟槽31的侧壁具有平坦的表面。参考图4和5，等位线基本在半导体本体的内部区域111中水平延伸。等位线在沟槽31中离开半导体本体100，其中最大场强在沟槽的底部发生。这是当施加到pn结的反向电压达到最大值时元件中的第一电压击穿发生的区域。参考图4和5，当pn结10反向偏置时，电场不延伸或不明显延伸到台面区域121内，S卩，台面区域121没有电场。电场到台面区域121内的延伸被沿着第二侧壁33在台面区域121中积累的电荷部分地或完全阻止。当第一半导体区域11被P掺杂且第二半导体区域21被η掺杂时，这些电荷是正电荷(空穴)。这些电荷例如通过热电荷载流子的产生形成。在常规方式中，可以通过在第一和第二半导体区域11、21之间施加合适的电压反向偏置Pn结，其中该电压在第一半导体区域11被ρ掺杂且第二半导体区域21被η掺杂时是负电压，且在第一半导体区域11被η掺杂且第二半导体区域21被ρ掺杂时是正电压。台面区域的电势对应于当反方向偏置ρη结时施加到第二半导体区域21的电势。基于具有ρ型半导体区域11的半导体元件获得图4和5中说明的模拟结果，其中 P型半导体区域11的表面掺杂浓度为1E17CHT3，第一半导体区域11向垂直方向延伸6 μ m， 且第二半导体区域21的掺杂浓度约为8E13cm_3。如果元件包括场停止区域，则为了反向偏置ρη结，在该场停止区域23和第一半导体区域11之间施加反向偏置电压。模拟基于具有该场停止区域23的半导体本体100，其中该场停止区域23的掺杂浓度约为1.3EHcm3，且深度(垂直方向的尺度)为ΙΟμπι。在模拟中沟道停止器区域22具有约IElScnT3的掺杂浓度和约6 μ m的垂直尺度(厚度)。在模拟中，半导体本体100的厚度d2是125 μ m且沟槽31的深度为80 μ m,其等于半导体本体100的厚度d2的64%。该模拟揭示，在该特定示例中ρη结的阻断电压能力约处于1400V至1700V的范围。该电压阻断能力低于当使用垂直边缘终端(未示出)时在元件的内部区域111中获得且可以理论地在边缘区域112中获得的约1800V的电压阻断能力。“垂直边缘终端”是ρη结延伸到半导体本体的边缘表面(图4和5中的103)的边缘终端。在具有垂直边缘终端的元件中，在尤其沿着边缘表面的边缘区域中也存在电场。尤其是，在沿着半导体元件(像功率半导体元件)的边缘表面103的边缘区域中，可以存在寄生电荷。这些电荷可以源自封装元件之后包围半导体本体100的模子(未示出)，或源自可以用于将半导体本体100安装到载体(未示出)的焊料。当这些电荷受电场支配时， 它们可以负面地影响元件的电压阻断能力，且例如可以导致电压阻断能力随时间减小。图1和2中说明的边缘终端防止这种寄生电荷的负面影响，因为电场在沟槽31的区域中停止，使得沿着边缘表面103存在的寄生电荷不受该电场支配。沿着沟槽31的第二侧壁33积累的电荷载流子可以是热产生的电荷载流子。然而，电荷载流子的这种热产生花费一些时间，效果是，元件到达最大电压阻断能力将花费一些时间。当第二半导体区域21被η掺杂时诸如空穴的供应电荷载流子可以通过在台面区域121中提供电荷载流子源而被加速。这种电荷载流子源可以是布置在沟槽31和边缘表面103之间的台面区域121中的第一导电类型的另外的区域14，其经由导体51与沟道停止器22短路。导体51例如是金属或高掺杂的多晶硅。该半导体区域14用作电荷载流子源且布置在沟槽31和沟道停止器22之间，其中沟道停止器22在水平方向延伸到边缘表面 103。当元件操作时，沟道停止器22的电势对应于第二表面102的区域中的第二半导体区域21的电势。当ρη结10通过在第一和第二半导体区域11、21之间施加电压而反向偏置时，与沟道停止器相连的半导体区域14立即向台面区域121发射沿着沟槽31的第二侧壁 33积累的ρ型电荷载流子(空穴)，而不像热产生的情况具有明显的时间延时。具有沟槽31以及沟槽31和边缘表面103之间的台面区域121的边缘终端可以在具有至少一个ρη结的任意种类的垂直半导体元件中实现，诸如在二极管、MOS或双极晶体管、IGBT或晶闸管中实现。
图7说明实现为二极管的垂直半导体元件的实施例。在该半导体元件中，第一半导体区域11形成二极管的第一发射极，比如P发射极，且第二半导体区域21形成基极区域，比如η基极。二极管还包括属于第二导电类型且比基极区域21更高掺杂的第二发射极区域124。基极区域21布置在第一和第二发射极区域11、1Μ之间。可选的场停止区域23 布置在基极区域21和第二发射极区域IM之间。第一发射极区域11被第一电极152接触，且第二发射极区域IM被第二电极153 接触。当第一发射极区域11被ρ掺杂时，第一电极152形成阳极A且第二电极153形成二极管的阴极K。图8说明实现为MOS晶体管的垂直半导体元件。在该元件中，第一半导体区域11 形成本体区且第二半导体区域21形状漂移区。在η型MOS晶体管中，本体区11被ρ掺杂且漂移区21被η掺杂，在ρ型MOS晶体管中，本体区11被η掺杂且漂移区21被ρ掺杂。MOS 晶体管还包括通过本体区11与漂移区21分离的第二导电类型的至少一个源极区域225。 具有栅电极61和栅极电介质62的栅极控制结构与本体区11相邻布置且从源极区225延伸到部分漂移区21。在图8中说明的实施例中，栅电极61是布置在第一表面101上的平面电极。然而，这仅是一个示例，也可以应用诸如沟槽电极的其他类型的栅电极。MOS晶体管可以包括具有多个相同结构的单元状结构，每个结构包括源极区225和栅电极61或部分栅电极。MOS晶体管还包括比漂移区域21更高掺杂的第二导电类型的漏极区域224。漂移区域21布置在本体区域11和漏极区域2Μ之间。可选的场停止区域23布置在漂移区域 21和漏极区域2Μ之间。MOS晶体管可以实现为MOSFET或IGBT。在MOSFET中，漏极区域2 与漂移区域 21具有相同的掺杂类型。在IGBT中，漏极区域2M与漂移区域21互补掺杂。该漏极区域 224在IGBT中也被称为发射极区域。在IGBT的情况中，漏极区域2M可以包括旁路(未示出)，在旁路处，漂移区21可以接触漏电极。这些旁路也已知为漏极或发射极短路。以这种方式，获得反向传导(RC)的IGBT。这是仅可以在正向中(即当在漏极D和源极S之间施加正电压时)阻断电压的IGBT。MOS晶体管还包括用作为源电极且接触源极区域225和本体区域11的第一电极 252以及用作漏电极且接触漏极区域225的第二电极253。图9说明穿过实现为晶闸管的半导体元件的垂直截面图。在该晶闸管中，第一半导体区域11形成晶闸管的第一基极区域，诸如P基极，第二半导体区域21形成晶闸管的第二基极区域，诸如η基极。第一基极区域11被控制电极邪4接触。该元件还包括被第一电极352接触的第二导电类型的第一发射极区域325以及第一导电类型且被第二电极353接触的第二发射极区域324。第一基极区域11布置在第一发射极区域25和第二基极区域21 之间，第二基极区域21布置在第一基极区域11和第二发射极区域3Μ之间。在该元件中， 第一电极352形成阴极端子，第二电极353形成端子，第二电极353形成阳极端子，且控制电极形成栅极端子。图10说明根据另一实施例穿过反向阻断(RB)的IGBT的截面图。RB IGBT具有两个ρη结位于本体区11和漂移区21之间的第一 ρη结10 ；以及分别位于漂移区21或场停止区23与漏极区2Μ之间的第二 ρη结。因而，不存在漏极短路。除了其边缘区域112之外，该IGBT的结构对应于作为参考的图8中说明的MOS晶体管的结构。通常，IGBT的漂移区21被η掺杂且本体区11和漏极区2Μ被ρ掺杂。在这种情况中，当在漏极D和源极S之间施加正电压时，第一 ρη结被反向偏置，当在源极S和漏极D 之间施加正电压时，第二 ρη结被反向偏置。这种元件的边缘终端包括具有侧壁31、32的沟槽31以及沿着至少第一侧壁32的可选的第三半导体区域12。边缘终端还包括布置在第一沟槽31和边缘表面103之间且还从第一表面101延伸到半导体本体中的第二沟槽35。关于第二沟槽35的几何形状和尺寸， 参考沟槽31给出的解释相应地应用于第二沟槽35。两个沟槽31、35可以具有相同的几何形状和深度，或者在几何形状或深度方面有所不同。可选地，第二沟槽35用钝化层42填充或者至少其侧壁被钝化层42覆盖。在水平方向，第一沟槽31和第二沟槽35布置为彼此远离，其中沟道停止器区域22 沿着第一表面101布置在第一和第二沟槽31、35之间。可选地，存在至少一个半导体区域 14，其用作布置且经由导体51连接到沟道停止器区域22的电荷载流子源。第二沟槽布置为远离边缘表面103，其中第一导电类型的另外的区域15沿着第一表面布置在第二沟槽35和边缘表面103之间。该另外的区域15与元件的边缘区域中的第二半导体区域21形成ρη结。该区域15的掺杂浓度例如处于第一半导体区域11的掺杂浓度范围内，该第一半导体区域11与第二半导体区域21 —起形成第一 ρη结10。沟道停止器区域15通过沿着边缘表面103在漏极区域2Μ和沟道停止器区域15之间延伸的第二导电类型的连接区域16连接到漏极区域224。该区域16的掺杂剂量例如至少对应于击穿电荷或明显高于击穿电荷。当第二 ρη结反向偏置时，连接区域16保持沟道停止器区域15和沿着边缘表面103的区域处于漏极区域224的电势。具有环绕或毗邻半导体区域的第一和第二沟槽31、35形成两个边缘终端第一边缘终端，具有在第一 ρη结10反向偏置时“激励” (active)的第一沟槽31 ；以及第二边缘终端，具有在第二 Pn结反向偏置时“激励”的第二沟槽35。图10中说明的具有两个沟槽31、35的边缘终端不限制为与RB IGBT结合使用，而是可以与诸如GTO或晶闸管之类的包括两个ρη结的任意半导体元件结合使用。在图7至9中说明的元件中，布置在半导体本体100的第二表面102处的高掺杂半导体区域，即图7的二极管中的第二发射极124、图8的MOS晶体管中的漏极区224以及图 9的晶闸管中的第二发射极324，可以是通过经由第二表面102向半导体本体100扩散或注入掺杂剂获得的扩散或注入半导体区域。在这种情况中，半导体本体100可以具有对应于第二半导体区域21的掺杂的基本掺杂，其中其他半导体区域通过向半导体本体100扩散和 /或注入掺杂剂产生。根据另一实施例，这些半导体区域124、224、3Μ实现为半导体衬底， 外延层布置在半导体衬底上，在该外延层中布置靠近第一表面101的第二半导体区域21和其他半导体区域。将参考图IlA至IlC说明用于产生上面解释的边缘终端的第一沟槽31的方法。该方法当然也可应用于产生第二沟槽35。参考图11Α，该方法包括在半导体本体100的第一表面101上提供掩膜200。该掩膜在要产生沟槽的位置具有开口 201。开口 201的宽度d3限定了第一表面101处的沟槽的宽度。
参考图11B，然后使用碱蚀刻剂(比如具有酒精添加剂的TMAH)蚀刻半导体本体 100。蚀刻剂被选择为使得它蚀刻半导体本体的半导体晶体的这种晶面其相对于第一表面以45°至55°的倾斜角倾斜延伸。根据一个实施例，半导体本体100由硅制成，第一表面 101对应于<100>晶面，第一和第二表面对应于<110>或<111>晶面。根据掩膜200或开口的对准蚀刻<110>晶面或<111X111〉晶面。如果掩膜沿晶向对准，则蚀刻<110>晶面，且如果掩膜相对于晶向以45°对准，则蚀刻<111>晶面。蚀刻<110>晶面导致侧壁31、32的 45°的倾斜角，蚀刻<111>晶面导致侧壁32、33的54.7°的倾斜角。图IlB说明在半导体本体暴露于蚀刻剂一段时间之后半导体本体100的截面图。 此时，侧壁32、33的上部已经被蚀刻。沟槽的深度可以通过选择蚀刻时间调节。当侧壁32、 33在沟槽31的底部彼此毗邻时，蚀刻过程自动停止，使得形成V形沟槽。这在图IlC中说明。当蚀刻过程在侧壁彼此毗邻之前停止时，获得具有倾斜侧壁32、33和底面的沟槽。可以在形成半导体元件的内部区域111中的半导体区域之前或者在形成这些半导体区域之后蚀刻沟槽35。例如在形成沟槽31之后通过向半导体本体100注入和/或扩散掺杂剂形成沿着沟槽侧壁32、33的第三半导体区域12。最后，应当指出，参考一个实施例解释的特征也可以与其他实施例的特征组合。
权利要求
1.一种半导体元件，包括半导体本体，该半导体本体具有第一表面和第二表面并具有内部区域和边缘区域；pn结，该pn结位于第一导电类型的第一半导体区域和第二导电类型的第二半导体区域之间，该pn结在内部区域中在半导体本体的横向方向上延伸；第一沟槽，该第一沟槽从边缘区域中的第一侧延伸到半导体本体内，其中该沟槽具有彼此相对布置且相对于半导体本体的水平方向倾斜的侧壁。
2.根据权利要求1所述的半导体元件，其中该半导体本体还包括边缘表面，其中该沟槽布置为远离该边缘表面。
3.根据权利要求1所述的半导体元件，其中至少该第一和第二半导体区域的第一半导体区域在横向方向延伸到该第一沟槽。
4.根据权利要求1所述的半导体元件，其中该沟槽是V形的。
5.根据权利要求1所述的半导体元件，其中该第二半导体区域在横向方向延伸超过该第一沟槽。
6.根据权利要求5所述的半导体元件，其中第一导电类型的第三半导体区域布置在该第二半导体区域和该第一沟槽之间。
7.根据权利要求6所述的半导体元件，其中该第三半导体区域沿着该沟槽的侧壁延伸。
8.根据权利要求1所述的半导体元件，其中该半导体本体具有厚度且该第一沟槽在垂直方向具有深度，且其中该深度小于该厚度的70%、小于该厚度的66%或小于该厚度的50%。
9.根据权利要求1所述的半导体元件，其中该第二半导体区域在该半导体本体的垂直方向具有厚度且该第一沟槽在该垂直方向具有深度，且其中该深度小于该第二半导体区域 21的厚度的70%、小于该第二半导体区域21的厚度的66%或小于该第二半导体区域21的厚度的50%。
10.根据权利要求1所述的半导体元件，其中该第一沟槽在该垂直方向不延伸超过该第二半导体区域。
11.根据权利要求2所述的半导体元件，还包括第二导电类型的沟道停止器区域，其比该第二半导体区域更高地掺杂且沿着该第一表面布置在该第一沟槽和边缘表面之间。
12.根据权利要求11所述的半导体元件，还包括第一导电类型的电荷载流子源区域，其布置在该第一沟槽和边缘表面之间且与该沟槽停止器区相连。
13.根据权利要求1所述的半导体元件，还包括第二导电类型的场停止区域，其布置为在该第二半导体区域中远离第一半导体区域且比该第二半导体区域更高地掺杂。
14.根据权利要求2所述的半导体元件，还包括第二沟槽，其从该第一沟槽和边缘表面之间的第一表面延伸到该半导体本体内，其中该第二沟槽布置为远离该第一沟槽并远离该边缘表面；第一导电类型的另外的沟道停止器区域，其沿着该第一表面布置在该第二沟槽和边缘表面之间。
15.根据权利要求14所述的半导体元件，还包括第一导电类型的发射极或漏极区域，其布置为在该半导体本体的垂直方向远离第一半导体区域，且布置在该内部区域和边缘区域中；半导体导电类型的连接区域，其在发射极或漏极区域与该另外的沟道停止器区域之间的边缘区域中延伸。
16.根据权利要求15所述的半导体元件，其中该连接区域沿着该边缘表面延伸。
17.权利要求15所述的半导体元件，其实现为RBIGBT、GT0或晶闸管。
18.权利要求1所述的半导体元件，其实现为垂直二极管，其中该第一半导体区域形成第一发射极，该第二半导体区域形成基极区域，并且其还包括第二导电类型的第二发射极，其中该基极区域布置在该第一和第二发射极之间。
19.权利要求1所述的半导体元件，其实现为垂直MOS晶体管，其中该第一半导体区域形成本体区域，该第二半导体区域形成漂移区域，并且其还包括第二导电类型的至少一个源极区域，其中该本体区域布置在该源极区域和该漂移区域之间；至少一个栅电极，其与该本体区域相邻布置，且通过栅极电介质与该本体区域介电绝缘；漏极区域，其中该漂移区域布置在该漏极区域和本体区域之间。
20.权利要求19所述的半导体元件，其实现为M0SFET，其中该漏极区域属于第二导电类型。
21.权利要求19所述的半导体元件，其实现为IGBT，其中该漏极区域属于第一导电类型。
全文摘要
具有沟槽边缘终端的半导体元件，包括半导体本体，具有第一表面和第二表面且具有内部区域和边缘区域；pn结，位于第一导电类型的第一半导体区域和第二导电类型的第二半导体区域之间，该pn结在内部区域中在半导体本体的横向方向延伸；第一沟槽，从边缘区域中第一侧延伸到半导体本体内，其中该沟槽具有彼此相对布置且相对于半导体本体的水平方向倾斜的侧壁。
文档编号H01L29/78GK102244091SQ201110119588
公开日2011年11月16日 申请日期2011年5月10日 优先权日2010年5月10日
发明者施密特 G. 申请人:英飞凌科技奥地利有限公司