具有开关元件和续流二极管的半导体装置及其控制方法

具有开关元件和续流二极管的半导体装置及其控制方法
【专利摘要】半导体装置具有并列连接的绝缘栅构造的半导体开关元件和续流二极管。半导体开关元件包括：漂移层；基区；基区表层部的元件侧第1杂质区域；元件侧栅极电极，配置于夹在上述第1杂质区域与上述漂移层之间的上述基区中；第2杂质区域，与上述漂移层接触；元件侧第1电极，与元件侧第1杂质区域及上述基区电连接；元件侧第2电极，与上述第2杂质区域电连接。续流二极管包括：第1导电型层；第2导电型层；二极管侧第1电极，与上述第2导电型层连接；二极管侧第2电极，与上述第1导电型层连接；二极管侧第1杂质区域，配置在上述第2导电型层的表层部；二极管侧栅极电极，具有提供过剩载流子注入抑制栅极的第1栅极电极。
【专利说明】具有开关元件和续流二极管的半导体装置及其控制方法
[0001] 本发明是申请日为2011年7月27日，申请号为201110211992. 9,发明名称为"具 有开关元件和续流二极管的半导体装置及其控制方法"的中国专利申请的分案申请。

【技术领域】
[0002] 本发明涉及具有并联连接的绝缘栅构造的半导体开关元件（switching element) 和续流二极管的半导体装置及其控制方法。

【背景技术】
[0003] 以往，为了在逆变器（inverter)中使用的M0SFET的构造的简单化，提出了将纵型 M0SFET与FWD -芯片化的构造（例如参照专利文献1)。在这样将纵型M0SFET与FWD -芯 片化的半导体装置中，通过由在纵型M0SFET中具备的体层（body layer)和漂移层（drift layer)构成的PN结构成FWD。
[0004] 专利文献1 :日本特开2004 - 22716号公报
[0005] 但是，在上述以往的结构中，虽然由于在逆变器动作时即使不需要外带的FWD也 能够实现二极管动作而具有需要部件数较少、能够小型化、低成本化的优点，但是由于在二 极管动作时过剩载流子被排出并作为反向恢复电荷Qrr流出，所以有恢复（recovery)损失 变大的问题。
[0006] 为了解决该问题，本
【发明者】们之前提出了使用M0SFET的驱动用的栅极、在二极管 的动作时施加比M0SFET的阈值稍低的正的电压从而形成弱反型层、促进注入的过剩载流 子的复合、形成耗尽层而缩小作为二极管使用的面积、来进行过剩载流子的注入抑制的方 法（参照日本特愿2010 - 6549)。
[0007] 该方法能够得到不使二极管动作时的损失增大而抑制过剩载流子的注入、减少反 向恢复电荷Qrr的效果。但是，由于通过同一个栅极担负M0SFET动作和过剩载流子注入抑 制动作，所以在过剩载流子注入抑制时，当干扰（noise)进入到栅极中而栅极电压变动的 情况下，有可能容易地超过M0SFET的阈值。在此情况下，尽管不期望但会发生M0SFET导通 的自开启（self turn on)。
[0008] 另外，这里作为绝缘栅构造的半导体开关元件而以纵型的M0SFET为例进行了说 明，但沟槽栅（trench gate)型、平面（planar)型及凹（concave)型的任一种都关于纵型 M0SFET也存在上述问题，对于横型的M0SFET也有同样的问题。此外，关于纵型及横型的 IGBT也有同样的问题。进而，只要是将绝缘栅构造的半导体开关元件与FWD并联连接而得 的构造的半导体装置，则这样的问题并不限于将绝缘栅构造的半导体开关元件与FWD-芯 片化的结构，对于形成于不同芯片的半导体装置也发生。即，在将半导体开关元件和FWD用 不同芯片构成的情况下，也能够进行上述过剩载流子注入抑制，但即使采用该方法，虽然能 够进行恢复对策但也会产生自开启的问题。
[0009] 进而，以往作为在用来驱动马达等的电感应负载的逆变器中使用的半导体开关元 件，采用了将IGBT与续流二极管（以下称作FWD)形成于不同的芯片、将它们并联连接的构 造的系统。并且，以该系统的进一步的小型化为目的，将IGBT替换为纵型MOSFET，使内置在 纵型M0SFET中的体二极管（body diode)作为FWD发挥功能。
[0010] 但是，在这样将纵型M0SFET和FWD -芯片化的构造的情况下，为了降低FWD的恢 复损失而控制少数载流子寿命等、有意使注入效率变低，但相反地，回流动作时的导通（on) 电压变高，回流损失增大，所以有难以同时实现恢复损失的降低和回流损失的降低的问题。
[0011] 因此，在专利文献2中，公开了以下技术：对于形成半导体开关元件的芯片，在注 入效率较低的二极管区域形成深度较深的沟槽栅，在回流动作时通过对沟槽栅施加负偏置 (bias)而在接近区域形成累积层，从而提高注入效率，使开启电压降低。
[0012] 专利文献2 :日本特开2009 - 170670号公报
[0013] 但是，如上述专利文献2所示那样，在二极管区域形成深度较深的沟槽栅的构造 中，必须形成深度与用来构成半导体开关元件的沟槽栅不同的二极管区域用的沟槽栅。因 此，需要用来形成深度不同的沟槽栅的工序，导致制造工序的增加及制造成本的增大。


【发明内容】

[0014] 本发明是鉴于这样的问题而做出的，目的是提供一种具有并联连接的绝缘栅构造 的半导体开关元件和续流二极管的半导体装置。本发明的目的是提供一种对具有并联连接 的绝缘栅构造的半导体开关元件和续流二极管的半导体装置进行控制的方法。半导体装置 具有实现恢复损失的降低、并且不易发生干扰带来的自开启的构造。
[0015] 按照本公开的第一技术方案，半导体装置具有绝缘栅构造的半导体开关元件和续 流二极管。半导体开关元件由以下部分构成：第1导电型的漂移层；第2导电型的基区，配 置在上述第1导电型的漂移层上；第1导电型的元件侧第1杂质区域，配置在上述基区的 表层部，隔着该基区与上述漂移层分离地配置，且比上述漂移层杂质浓度高；元件侧栅极电 极，隔着栅极绝缘膜配置于夹在上述第1杂质区域与上述漂移层之间的上述基区；第1导电 型或第2导电型的第2杂质区域，与上述漂移层接触，比该漂移层杂质浓度高，配置为与上 述基区分离；元件侧第1电极，与上述元件侧第1杂质区域及上述基区电连接；以及元件侧 第2电极，与上述第2杂质区域电连接。半导体开关元件，在上述基区中的、位于隔着上述 栅极绝缘膜而与上述栅极电极相反侧的部分中形成反型的沟道。半导体开关元件，通过该 沟道在上述元件侧第1电极与上述元件侧第2电极之间流过电流。续流二极管由以下部分 构成：第1导电型层；第2导电型层，配置在上述第1导电型层上；二极管侧第1电极，连接 在上述第2导电型层侧；以及二极管侧第2电极，连接在上述第1导电型层侧。续流二极管 提供由上述第1导电型层和上述第2导电型层形成的PN结。续流二极管，在上述二极管侧 第1电极与上述二极管侧第2电极之间流过电流。上述半导体开关元件与上述续流二极管 并联连接。上述续流二极管还具有：第1导电型的二极管侧第1杂质区域，配置在上述第2 导电型层的表层部，比上述第1导电型层杂质浓度高；以及二极管侧栅极电极，隔着栅极绝 缘膜配置于夹在该第1杂质区域与上述第1导电型层之间的上述第2导电型层。上述二极 管侧栅极电极具有第1栅极电极。第1栅极电极提供过剩载流子注入抑制栅极。当对该二 极管侧栅极电极施加栅极电压时，第1栅极电极在上述第2导电型层的一部分中形成沟道。 上述第2导电型层的一部分配置在上述二极管侧第1杂质区域与从上述二极管侧第1杂质 区域朝向上述第1导电型层的中途的规定位置之间。
[0016] 上述半导体装置具备第1栅极电极，当施加栅极电压时，通过在第2导电型层中 的、从第1杂质区域侧到朝向位于隔着第2导电型层而与第1杂质区域相反侧的第1导电 型层的中途位置而形成沟道，能够做成过剩载流子注入抑制栅极。由此，当从使FWD进行二 极管动作的定时向使半导体开关元件导通的定时切换时，能够抑制注入过剩载流子而减少 存在于第2导电型层内的过剩载流子，能够降低恢复损失。此外，由于通过仅对第1栅极电 极施加栅极电压来形成反转层、并对第2栅极电极不施加任何电压，从而能够实现恢复损 失的降低，所以即使对第2栅极电极施加由干扰带来的栅极电压，也不易超过使半导体开 关元件导通的阈值。因而，能够做成不易发生由干扰带来的自开启的构造的半导体装置。
[0017] 按照本公开的第二技术方案，在上述第一技术方案所述的半导体装置的控制方法 中，从使上述续流二极管进行二极管动作的状态向使上述半导体开关元件导通的状态切 换；在上述切换时，在使上述半导体开关元件导通之前，对上述第1栅极电极施加栅极电 压，在上述第2导电型层中的隔着上述栅极绝缘膜而与上述第1栅极电极对置的部分形成 反转层。
[0018] 上述半导体装置的控制方法，在从使FWD进行二极管动作的定时向使半导体开关 元件导通的定时切换时，能够抑制注入过剩载流子而减少存在于第2导电型层内的过剩载 流子，能够降低恢复损失。此外，由于通过仅对第1栅极电极施加栅极电压来形成反型层、 并对第2栅极电极不施加任何电压，从而能够实现恢复损失的降低，所以即使对第2栅极电 极施加由干扰带来的栅极电压，也不易超过使半导体开关元件导通的阈值。因而，能够做成 不易发生由干扰带来的自开启的构造的半导体装置。
[0019] 按照本公开的第三技术方案，半导体装置具备：第1导电型半导体层；第1导电型 的漂移层，配置在上述第1导电型半导体层之上，比上述第1导电型半导体层杂质浓度低； 第2导电型的基区，在上述漂移层之上、并且与上述第1导电型半导体层相反地形成；第1 导电型杂质区域，形成在上述基区之上，比上述漂移层浓度高；第2导电型杂质层，形成在 比上述基区深的位置，与基区接触；沟槽，从上述基区的表面形成，沟槽沿长度方向延伸设 置，上述第1导电型杂质区域及上述基区配置在沟槽的两侧；栅极绝缘膜，形成在上述沟槽 的表面；栅极电极，在上述沟槽内，通过上述栅极绝缘膜而形成；表面电极，与上述第1导电 型杂质区域及上述基区电连接；以及背面电极，形成在上述第1导电型半导体层中的作为 与上述漂移层相反侧的面的背面侧。在向上述栅极电极施加电压时，在位于上述沟槽侧面 的上述基区的表面部形成反型层。经由上述第1导电型杂质区域、反型层及上述漂移层，在 上述表面电极及上述背面电极之间流过电流，提供反型的纵型半导体开关元件。在上述基 区与上述漂移层之间提供PN结，提供进行二极管动作的续流二极管。半导体开关元件和续 流二极管配置在1个芯片中。沟槽具有第1沟槽和第2沟槽。第1沟槽比上述基区深并且 达到上述漂移层。第2沟槽以与第1沟槽相同的深度达到上述第2导电型杂质层，并且比 上述第2导电型杂质层的底部浅。上述栅极电极具有用来驱动上述纵型半导体开关元件的 驱动用栅极电极、和用来在形成有上述续流二极管的位置在上述基区中形成反型层的二极 管用栅极电极。驱动用栅极电极配置在第1沟槽内。二极管用栅极电极配置于第2沟槽。
[0020] 在上述半导体装置中，使用相同深度的第1、第2沟槽形成用来驱动纵型半导体开 关元件的驱动用栅极电极、和用来在FWD侧形成反型层的二极管用栅极电极。并且，关于二 极管用栅极电极，形成在形成第2导电型杂质层的区域，做成了配置二极管用栅极电极的 第2沟槽不达到漂移层的构造。如果使用这样的构造的半导体装置，则使载流子的注入效 率下降。因而，即使不需要不同深度的沟槽栅极，也能够同时实现回流损失的降低和恢复损 失的降低。
[0021] 按照本公开的第四技术方案，在将上述第三技术方案的半导体装置串联连接两 个、并且在两个上述半导体装置的接触点处连接感应负载而得到的装置的控制方法中，将 在配置于上侧的上述半导体装置中具备的上述纵型半导体开关元件从截止状态切换为导 通状态，并且将在配置于下侧的上述半导体装置中具备的上述续流二极管从导通动作状态 切换为截止动作状态；在将在上述上侧的上述半导体装置中具备的上述纵型半导体开关元 件从截止状态切换为导通状态之前，对在上述下侧的上述半导体装置中具备的上述二极管 用栅极电极施加栅极电压，对位于配置上述二极管用栅极电极的上述第2沟槽的侧面处的 上述基区形成反型层。
[0022] 根据这样的装置的控制方法，使载流子的注入效率下降。因而，即使不需要不同深 度的沟槽栅极，也能够同时实现回流损失的降低和恢复损失的降低。
[0023] 关于本发明的上述目的及其他目的、特征及优点参照附图通过下述详细的记述会 变得更明确。

【专利附图】

【附图说明】
[0024] 图1是有关第1实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。
[0025] 图2A至图2C是图1所示的半导体装置的动作说明图。
[0026] 图3A至图3B是接着图2的半导体装置的动作说明图。
[0027] 图4是图1所示的半导体装置的动作中的时序图。
[0028] 图5是图1所示的半导体装置的沟槽栅构造的立体示意图。
[0029] 图6是有关第2实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。
[0030] 图7是有关第3实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。
[0031] 图8A至图8D是表示图7所示的半导体装置的沟槽栅构造的形成工序的剖视图。
[0032] 图9是有关第4实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。
[0033] 图10A是表示有关第5实施方式的具备沟槽栅构造的横型M0SFET及FWD的半导 体装置的布局（layout)图，图10B是图10A的XB - XB的剖视图。
[0034] 图11A是表示有关第6实施方式的具备沟槽栅构造的横型M0SFET及FWD的半导 体装置的布局图，图11B是图11A的XIB - XIB的剖视图，图11C是图11A的XIC - XIC的 首1J视图。
[0035] 图12是有关第7实施方式的沟槽栅构造的纵型IGBT及FWD的剖视图。
[0036] 图13是有关第8实施方式的沟槽栅构造的纵型IGBT及FWD的剖视图。
[0037] 图14A是表示有关第9实施方式的具备沟槽栅构造的横型IGBT及FWD的半导体 装置的布局图，图14B是图14A的XIVB - XIVB的剖视图，图14C是图14A的XIVC - XIVC 的剖视图。
[0038] 图15A是表示有关第10实施方式的具备沟槽栅构造的横型IGBT及FWD的半导体 装置的布局图，图15B是图15A的XVB - XVB的剖视图，图15C是图15A的XVC - XVC的剖 视图。
[0039] 图16是有关第11实施方式的具备平面型的纵型M0SFET及FWD的半导体装置的 首 1J视图。
[0040] 图17是有关第12实施方式的具备平面型的纵型M0SFET及FWD的半导体装置的 首 1J视图。
[0041] 图18A是表示有关第13实施方式的具备平面型的横型M0SFET及FWD的半导体装 置的布局图，图18B是图18A的XVIIIB - XVIIIB的剖视图。
[0042] 图19A是表示有关第14实施方式的具备平面型的横型M0SFET及FWD的半导体装 置的布局图，图19B是图19A的XIXB - XIXB的剖视图，图19C是图19A的XIXC - XIXC的 首1J视图。
[0043] 图20是有关第15实施方式的具备沟槽栅构造的纵型M0SFET及FWD的半导体装 置的剖视图。
[0044] 图21是有关第16实施方式的具备沟槽栅构造的纵型M0SFET及FWD的半导体装 置的剖视图。
[0045] 图22是有关第16实施方式的变形例的具备沟槽栅构造的纵型M0SFET及FWD的 半导体装置的剖视图。
[0046] 图23是对应于图1的、有关其他实施方式的半导体装置的沟槽栅构造的立体示意 图。
[0047] 图24是对应于图1的、有关其他实施方式的半导体装置的布局例的立体图。
[0048] 图25是对应于图6的、有关其他实施方式的半导体装置的沟槽栅构造的立体示意 图。
[0049] 图26是对应于图6的、有关其他实施方式的半导体装置的布局例的立体图。
[0050] 图27A至图27C是有关其他实施方式的半导体装置的立体布局图。
[0051] 图28是有关其他实施方式的对纵型M0SFET采用了超结（super junction)构造 的半导体装置的剖视图。
[0052] 图29是有关其他实施方式的将沟槽构造的纵型IGBT和FWD用不同芯片构成的情 况下的示意剖视图。
[0053] 图30是有关其他实施方式的将沟槽构造的纵型M0SFET和FWD用不同芯片构成的 情况下的剖视图。
[0054] 图31是有关其他实施方式的将沟槽构造的纵型IGBT和FWD用不同芯片构成的情 况下的示意剖视图。
[0055] 图32是有关其他实施方式的将沟槽构造的纵型M0SFET和FWD用不同芯片构成的 情况下的剖视图。
[0056] 图33是有关第17实施方式的半导体装置100的剖视图。
[0057] 图34是图33所示的半导体装置100的上面布局图。
[0058] 图35是图33所示的半导体装置100的配线引出构造的示意图。
[0059] 图36是表示采用图33所示的半导体装置100的逆变器电路的一例的电路图。
[0060] 图37是表示逆变器电路中的半导体装置100的动作的时序图。
[0061] 图38A?图38F是逆变器电路的动作说明图和表示此时的半导体装置100内的状 态的剖视图。
[0062] 图39是有关第18实施方式的形成有纵型M0SFET和FWD的半导体装置的剖视图。
[0063] 图40是有关第19实施方式的形成有纵型M0SFET和FWD的半导体装置的剖视图。
[0064] 图41是有关第20实施方式的形成有纵型IGBT和FWD的半导体装置的剖视图。 [0065] 图42是表示在其他实施方式中说明的半导体装置100的上面布局的例子的图。

【具体实施方式】
[0066](第1实施方式）
[0067] 对本发明的一实施方式进行说明。在本实施方式中，对在单元（cell)区域中形成 有η沟道型的纵型M0SFET和FWD的半导体装置进行说明。图1是有关本实施方式的半导 体装置的剖视图。以下，基于该图对本实施方式的半导体装置的构造进行说明。
[0068] 图1所示的半导体装置的构造为，具备形成有纵型M0SFET及FWD的单元区域、和 形成有将单元区域包围的外周耐压构造的外周区域，但在图1中仅表示了单元区域。关于 半导体装置中的单元区域以外的构造，与以往是同样的，所以这里仅对单元区域进行说明。
[0069] 半导体装置使用η+型半导体衬底1而形成，该η+型半导体衬底1由使杂质浓度为 高浓度的硅等半导体材料构成。在η+型的半导体衬底1的表面上，依次形成有使杂质浓度 比η+型的半导体衬底1低浓度的ιΤ型漂移层2、和将杂质浓度设定得较低的ρ型基区（base region)3〇
[0070] 此外，在p型基区3的表层部，具备使杂质浓度为比η-型漂移层2高浓度的相当 于源极区域的η+型杂质区域4,并且形成有使杂质浓度为比ρ型基区3高浓度的ρ+型接触 区域（contact region) 5。并且，形成有从衬底表面侧贯通η+型杂质区域4及ρ型基区3 达到rT型漂移层2的沟槽6,以覆盖该沟槽6的内壁面的方式形成有栅极绝缘膜7,并且在 该栅极绝缘膜7的表面具备由掺杂多晶硅（Poly-Si)构成的栅极电极8。由这些沟槽6、栅 极绝缘膜7及栅极电极8构成的沟槽栅构造采用例如将多条沟槽6沿纸面垂直方向排列形 成的条（stripe)状的布局。
[0071] 此外，以覆盖栅极电极8的方式形成有由氧化膜等构成的层间绝缘膜（未图示）， 在该层间绝缘膜之上形成有相当于源极电极的第1电极9。第1电极9通过形成于层间绝 缘膜的接触孔与n+型杂质区域4及p+型接触区域5电连接。另外，这里仅对第1电极9中 的配置在接触孔内的部分进行了图示，但实际上在未图示的层间绝缘膜上也形成有第1电 极9。
[0072] 进而，在n+型的半导体衬底1中的与ιΤ型漂移层2相反侧的面形成有相当于漏极 电极的第2电极10。通过这样的结构，构成纵型M0SFET的基本构造。并且，在图1中仅图 示了纵型M0SFET的两个单元，但图1所示的纵型功率M0SFET集合多个单元而构成单元区 域。
[0073] 在具有这样的基本构造的纵型M0SFET中，在本实施方式的半导体装置中，将栅极 电极8做成了双栅极构造。具体而言，栅极电极8构成为，具有配置在沟槽6的上部侧的第 1栅极电极8a、和配置在第1栅极电极8a的下方、即配置在沟槽6的底部侧的第2栅极电 极8b。第1栅极电极8a作为过剩载流子注入抑制栅极及M0SFET驱动用栅极发挥功能，第 2栅极电极8b与第1栅极电极8a -起作为M0SFET驱动用栅极发挥功能。
[0074] 第1栅极电极8a形成为，从ρ型基区3的中间位置的深度到达该深度上方，第2 栅极电极8b形成为，从p型基区3的中间位置的深度到达η -型漂移层2的深度。这些第 1栅极电极8a和第2栅极电极8b通过由配置在它们之间的氧化膜等构成的绝缘膜11而 被绝缘分离，为能够分别独立地控制电压的结构。即，如图中所示，第1、第2栅极电极8a、 8b通过各个栅极配线与外部电连接，能够独立地控制分别施加的电压。另外，在图中，将第 1栅极电极8a及与其连接的栅极配线表述为"A"，将第2栅极电极8b及与其连接的栅极配 线表述为"B"，基于这些的表述对第1、第2栅极电极8a的状态进行说明。
[0075] 通过这样的构造，构成具备纵型M0SFET和FWD的半导体装置，该纵型M0SFET，通过 在位于沟槽6的侧面的p型基区3形成反型层而通过n+型杂质区域4与η-型漂移层2及 相当于漏极区域的η+型的半导体衬底1在源极一漏极间流过电流，该FWD利用了形成在ρ 型基区3与η ^型漂移层2之间的ΡΝ结。
[0076] 接着，对如上述那样构成的具备纵型M0SFET及FWD的半导体装置的动作进行说 明。
[0077] 首先，如果将第1电极9接地并对第2电极10施加正的电压，则形成在ρ型基区 3与型漂移层2之间的ΡΝ结为反电压状态。因此，当不对第1、第2栅极电极8a、8b施 加电压而截止的状态时，在上述PN结中形成耗尽层，将源极一漏极间的电流切断。
[0078] 接着，在将纵型M0SFET导通时，在将第1电极9接地并对第2电极10施加正的电 压的状态下，通过对第1、第2栅极电极8a、8b都施加正的电压而成为导通的状态。由此，在 第1、第2栅极电极8a、8b的周边，在ρ型基区3中的与沟槽6相接的部分形成反型层，在源 极一漏极间流过电流。
[0079] 此外，在将纵型M0SFET截止、使FWD进行二极管动作时，切换对第1电极9和第2 电极10施加的电压，对第1电极9施加正的电压并将第2电极10接地，并且停止向第1、第 2栅极电极8a、8b的电压施加而设置为截止的状态。由此，在ρ型基区3不形成反型层，所 以形成在源极一漏极间的FWD进行二极管动作。
[0080] 这样，通过对使纵型M0SFET导通时、和使纵型M0SFET截止而使FWD进行二极管 动作时进行切换，能够进行由使用本实施方式的半导体装置的逆变器实现的直流一交流变 换。
[0081] 在进行这样的动作时，在从将纵型M0SFET截止而使FWD进行二极管动作时到即将 将纵型M0SFET切换为导通之前，进行用来降低恢复损失的控制。对于该控制方法，参照表 示图2A?图2C及图3A?图3B所示的半导体装置的动作的示意图和图4所示的动作中的 时序图进行说明。
[0082] 图2A表示将纵型M0SFET截止而使FWD进行二极管动作的状态。将该状态表示为 图4的期间T1，在源极一漏极间，由于形成有利用形成在ρ型基区3与型漂移层2之间 的PN结的FWD，所以如果对第1电极9施加正的电压、对第2电极10施加负的电压，则FWD 导通，过剩载流子被注入到PN结部。此时，设置为对第1、第2栅极电极8a、8b都不施加栅 极电压的截止的状态。通过从该状态进行图2B所示的控制，进行以下的动作。
[0083] 具体而言，在图4的期间T2的初始时，如图2B所示，使第2栅极电极8b保持关闭、 并对第1栅极电极8a施加正的电压而使第1栅极电极8a成为开启的状态。由此，ρ型基 区3内的作为少数载流子的电子被吸引到第1栅极电极8a的周边，在沟槽6的侧面中的与 第1栅极电极8a对应的部位形成反型层12。
[0084] 此外，在图4的期间T2的后半，如图2C所示，由于p型基区3内的少数载流子减 少，从而由于电荷中性条件而P型基区3内的作为多数载流子的空穴也变少。因而，p型基 区3的电阻成分在以往以上，注入效率下降。结果，FWD的Vf也增加，抑制过剩载流子注入， 或者反型层12内的多数载流子与p型基区3内的多数载流子复合。
[0085] 接着，如图3A所示，通过抑制过剩载流子注入，原本通过大量注入到型漂移层 2而积存的过剩载流子达到寿命，所以不继续存在而消失。即，在如以往那样进行通常的二 极管动作的情况下，是η-型漂移层2内的过剩载流子被大量注入的状态，所以虽然过剩载 流子不能减少，但通过抑制过剩载流子注入，能够使过剩载流子减少。
[0086] 这样，η ^型漂移层2内的过剩载流子变少后，如图3Β所示，切换对第1电极9和 第2电极10施加的电压。即，进行对第1电极9施加负的电压、对第2电极10施加正的电 压的反电压施加。由此，在图4的期间Τ3中，进行恢复动作，发生反向恢复电荷Qrr，但由 于rT型漂移层2内的过剩载流子较少，所以，仅使上述第1栅极电极8a成为开启状态而与 不抑制过剩载流子注入的情况相比，能够使反向恢复电荷Qrr成为足够小的值。并且，通过 对第1、第2栅极电极8a、8b都施加正的电压而设置为导通的状态，在图4的期间T4中，在 第1、第2栅极电极8a、8b的周边，在p型基区3中的与沟槽6相接的部分形成反型层，在源 极一漏极间流过电流，能够使纵型M0SFET导通。
[0087] 如以上说明，在本实施方式中，将栅极电极8做成了具备深度不同的第1、第2栅极 电极8a、8b的双栅极构造。因此，通过仅使第1、第2栅极电极8a、8b中的第1栅极电极8a 开启，能够对P型基区3形成反型层12并使得该反型层12不形成到将ιΤ型漂移层2与n+ 型杂质区域4连接的深度。因此，能够使第1栅极电极8a作为过剩载流子注入抑制栅极发 挥功能。
[0088] 具体而言，当从使FWD进行二极管动作的定时向使纵型M0SFET导通的定时切换 时，进行仅使第1栅极电极8a开启的控制。由此，当从使FWD进行二极管动作的定时向使 纵型M0SFET导通的定时切换时，能够抑制注入过剩载流子而减少存在于η _型漂移层2内 的过剩载流子，能够降低恢复损失。
[0089] 并且，根据这样的构造的半导体装置，通过仅对第1栅极电极8a施加正的电压而 形成反型层、对第2栅极电极8b不施加任何电压，从而能够实现恢复损失的降低，所以即使 对第2栅极电极8b施加由干扰带来的栅极电压，也不易超过使纵型M0SFET导通的阈值。因 而，能够实现不易发生由干扰带来的自开启的构造的半导体装置。
[0090] 另外，这样形成的半导体装置的制造方法基本上与如以往那样将栅极电极8做成 1层构造的情况是大致同样的，只要对形成双栅极构造的工序进行变更就可以。
[0091] 具体而言，在沟槽6的形成后，在通过热氧化等形成栅极绝缘膜7后，通过将掺 杂多晶硅成膜而以填埋沟槽6内的方式形成栅极电极8,但此时将掺杂多晶硅回蚀（etch back)到比p型基区3的上部深的位置。然后，在通过热氧化等形成绝缘膜11后，通过再 次将掺杂多晶硅成膜而将沟槽6内填埋，此次进行回蚀以使掺杂多晶硅残留在比p型基区 3的上部高的位置。这样，能够构成双栅极构造。
[0092] 此外，在本实施方式那样的双栅极构造中，将第1栅极电极8a和第2栅极电极8b 分别各自引出栅极配线。因此，例如如图5所示的沟槽栅构造的立体示意图所示，只要在沟 槽6的长度方向的中途（例如中央位置）使第2栅极电极8b形成到衬底表面、在该位置引 出栅极配线、或者在该位置形成焊盘（pad)就可以。为了使第2栅极电极8b部分地形成到 衬底表面，可以通过在回蚀时在该部分处配置蚀刻掩模来实现。
[0093](第2实施方式）
[0094] 对本发明的第2实施方式进行说明。本实施方式的半导体装置是相对于第1实施 方式将沟槽栅构造的结构变更而得的，关于其他，与第1实施方式是同样的，所以仅对与第 1实施方式不同的部分进行说明。
[0095] 图6是有关本实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。参 照该图，对本实施方式的半导体装置进行说明。
[0096] 如图6所示，在本实施方式中，通过在单元内改变沟槽6的深度，将栅极电极8用 在不同的位置改变了深度的第1、第2栅极电极8c、8d构成。第1栅极电极8c作为过剩载 流子注入抑制栅极发挥功能，深度比第2栅极电极8d浅，为没有达到ιΤ型漂移层2的深度。 第2栅极电极8d作为M0SFET驱动用栅极发挥功能，为达到η -型漂移层2的深度。
[0097] 这样，在将栅极电极8做成了在不同的位置改变深度而形成的第1、第2栅极电极 8c、8d的情况下，通过使第1栅极电极8c与在第1实施方式中说明的第1栅极电极8a同样 地动作、并且使第2栅极电极8d与在第1实施方式中说明的第2栅极电极8b同样地动作， 也能够得到与第1实施方式同样的效果。
[0098] 另外，本实施方式那样的构造的半导体装置通过基本上与以往的具备沟槽栅构造 的纵型M0SFET的半导体装置的制造方法同样的方法形成，但由于配置第1栅极电极8c和 第2栅极电极8d的沟槽6的深度不同，所以将它们使用各自的蚀刻掩模来形成。关于其以 外的工序，与以往的具备沟槽栅极构造的纵型M0SFET的半导体装置的制造方法是同样的。 [0099](第3实施方式）
[0100] 对本发明的第3实施方式进行说明。本实施方式的半导体装置也是相对于第1实 施方式将沟槽栅构造的结构变更而得的，关于其他，与第1实施方式是同样的，所以仅对与 第1实施方式不同的部分进行说明。
[0101] 图7是有关本实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。参 照该图，对本实施方式的半导体装置进行说明。
[0102] 如图7所示，在本实施方式中，关于栅极电极8的深度都设为相同的深度，但通过 改变栅极电极8的周围的结构，构成作为过剩载流子注入抑制栅极发挥功能的第1栅极电 极8e、和作为M0SFET驱动用栅极发挥功能的第2栅极电极8f。
[0103] 具体而言，使形成在第1栅极电极8e的周围的栅极绝缘膜7的厚度变化，使位于 栅极绝缘膜7中的比p型基区3的上部靠下方且比型漂移层2靠上方的部分、并比从p 型基区3的上部离开规定距离的中间位置深的部分（第1部分）7a的厚度与比其浅的部分 (第2部分）7b相比较厚。即，通过改变栅极绝缘膜7的厚度，在使厚度厚的部分7a，与使 厚度薄的部分7b相比，使通过反型层的形成而能够使纵型M0SFET导通的阈值变高。
[0104] 由此，在对第1栅极电极8e施加正的电压时，能够使得在栅极绝缘膜7的厚度薄 的部分7b形成反型层、在厚度厚的部分7a不形成反型层。即，在第1栅极电极8e的周围， 能够仅形成达不到rT型漂移层2的深度的反型层。因而，在本实施方式那样的构造的半导 体装置中，通过使第1栅极电极8e与在第1实施方式中说明的第1栅极电极8a同样地动 作、并且使第2栅极电极8f与在第1实施方式中说明的第2栅极电极8b同样地动作，也能 够得到与第1实施方式同样的效果。
[0105] 另外，本实施方式那样的构造的半导体装置也通过基本上与以往的具备沟槽栅构 造的纵型M0SFET的半导体装置的制造方法同样的方法形成，但在栅极绝缘膜7的形成前， 进行在形成第1栅极电极8e的沟槽6的底部形成损伤层（damage layer)的工序。图8A? 图8D是表示该工序的剖视图。首先，如图8A所示，通过在p型基区3的表面配置未图示的 掩模并蚀刻而形成沟槽6。接着，如图8B所示，对形成第1栅极电极8e的沟槽6的底部进 行氧离子（〇+)或氩离子（Ar+)的离子注入。由此，如图8C所示，在沟槽6的底部形成损伤 层20。并且，如图8D所示，当通过热氧化而形成栅极绝缘膜7,则在形成有损伤层20的部 位氧化速率比其他部位快，将栅极绝缘膜7形成为，在沟槽6的底部侧的部分7a处比其靠 上方的部分7b厚。然后，通过进行与以往同样的工序，能够制造本实施方式的半导体装置。
[0106] 这里，在图8A?图8D中，对在p型基区3的表层部形成n+型杂质区域4及p+型 接触区域5之前形成沟槽6的情况进行了说明，但也可以在形成它们之后形成沟槽6。此 夕卜，关于用来形成损伤层20的离子注入，也并不限定于沟槽6的形成后，也可以在沟槽6的 形成前进行。
[0107] (第4实施方式）
[0108] 对本发明的第4实施方式进行说明。本实施方式的半导体装置也是相对于第1实 施方式将沟槽栅构造的结构变更而得的，关于其他，与第1实施方式是同样的，所以仅对与 第1实施方式不同的部分进行说明。
[0109] 图9是有关本实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。参 照该图，对本实施方式的半导体装置进行说明。
[0110] 如图9所示，在本实施方式中，也关于栅极电极8的深度都设为相同的深度，但通 过改变栅极电极8的周围的结构，构成作为过剩载流子注入抑制栅极发挥功能的第1栅极 电极8g、和作为M0SFET驱动用栅极发挥功能的第2栅极电极8h。
[0111] 具体而言，做成了在1栅极电极8g的周围的与沟槽6的侧面相接的位置具备杂质 浓度不同的P_型区域（第1区域）30和P+型区域（第2区域）31的构造。p-型区域30 形成在位于比P型基区3的上部靠下方且比η -型漂移层2靠上方的部分，p+型区域31形 成为比Ρ _型区域30深、并且从ρ型基区3的上部离开规定距离的位置到达η -型漂移层2 的深度。这样，由于形成了杂质浓度不同的Ρ _型区域30和ρ+型区域31，所以在ρ+型区域 31中，与ρ_型区域30相比，形成反型层而使纵型M0SFET导通的阈值变高。
[0112] 由此，在对第1栅极电极8g施加正的电压时，能够使得在ρ -型区域30中形成反 型层、在P+型区域31中不形成反型层。因而，在本实施方式那样的构造的半导体装置中，通 过使第1栅极电极8g与在第1实施方式中说明的第1栅极电极8a同样地动作、并且使第 2栅极电极8h与在第1实施方式中说明的第2栅极电极8b同样地动作，也能够得到与第1 实施方式同样的效果。
[0113] 本实施方式那样的构造的半导体装置也通过基本上与以往的具备沟槽栅构造的 纵型M0SFET的半导体装置的制造方法同样的方法形成，但在使形成1栅极电极8e的沟槽 6形成之前进行ρ ^型区域30及p+型区域31的形成工序。它们的形成可以通过采用开口 有P _型区域30及p+型区域31的计划形成区域的掩模所进行的ρ型杂质的离子注入及活 化来进行。只要在形成P _型区域30时和形成p+型区域31时使ρ型杂质的剂量及离子注 入能量变化，就能够形成杂质浓度不同的P _型区域30及P+型区域31。
[0114] 另外，关于型区域30,只要杂质浓度比p+型区域31低就可以，所以也可以使p 型基区3原样作为p -型区域30发挥功能。即，也可以仅形成p+型区域31，使位于沟槽6的 侧面的P型基区3中的比p+型区域31靠上方的部分作为p -型区域30。此外，在形成p ^ 型区域30时，并不限于将p型杂质进行离子注入的情况，也可以通过离子注入η型杂质使 Ρ型基区3的一部分的载流子浓度降低来形成型区域30。
[0115] (第5实施方式）
[0116] 对本发明的第5实施方式进行说明。本实施方式的半导体装置是将与第1实施方 式同样的构造应用到沟槽栅构造的横型M0SFET中而得的，关于其他，与第1实施方式是同 样的，所以仅对与第1实施方式不同的部分进行说明。
[0117] 图10Α?图10Β是表示有关本实施方式的具备沟槽栅构造的横型M0SFET及FWD 的半导体装置的图，图10Α是布局图，图10Β是图10Α的ΧΒ - ΧΒ的剖视图。参照该图，对 本实施方式的半导体装置进行说明。
[0118] 如图10Α?图10Β所示，本实施方式的半导体装置通过在构成η型漂移层的η型区 域50的规定区域形成构成沟槽栅构造的横型M0SFET及FWD的各部而构成。η型区域50也 可以通过η型衬底构成，但也可以通过形成在半导体衬底内的η型阱（well)区域等构成。
[0119] 在η型区域50的表层部的规定区域，形成有规定深度的p型基区51，并且在该p 型基区51内的规定区域形成有比ρ型基区51浅的相当于源极区域的η+型的杂质区域52 及Ρ+型的接触区域53。这些ρ型基区51、η+型的杂质区域52及ρ+型的接触区域53以同 方向为长度方向而延伸设置。
[0120] 此外，在η型区域50及ρ型基区51的表层部中的、隔着η+型的杂质区域52而在 与Ρ+型的接触区域53相反的一侧，以从η+型的杂质区域52贯通ρ型基区51达到η型区 域50的方式形成有沟槽54。在该沟槽54内，隔着栅极绝缘膜55形成有具有第1栅极电极 56a及第2栅极电极56b的双栅极构造的栅极电极56。第1栅极电极56a及第2栅极电极 56b通过绝缘膜55a而被分离。第1栅极电极56a作为过剩载流子注入抑制栅极发挥功能， 从隔着栅极绝缘膜55而与n+型的杂质区域52对置的部位形成到与ρ型基区51的中途位 置对置的部位。第2栅极电极56b作为M0SFET驱动用栅极发挥功能，形成为，从隔着栅极 绝缘膜55而与ρ型基区51的中途位置对置的部位达到与η型区域50对置的部位。
[0121] 进而，在η型区域50的表层部，从ρ型基区51、η+型的杂质区域52及ρ+型的接触 区域53离开而形成相当于漏极区域的η+型的杂质区域57。并且，构成为，η+型的杂质区域 52及ρ+型的接触区域53与相当于源极电极的第1电极58电连接，并且η+型的杂质区域 57与相当于漏极电极的第2电极59电连接，进而，第1栅极电极56a和第2栅极电极56b 分别与各个栅极配线连接，从而能够独立地控制施加的电压。
[0122] 通过这样的构造，构成并联连接着沟槽栅构造的横型M0SFET和FWD的半导体装 置。在该半导体装置中，沟槽栅构造的横型M0SFET，通过对第1栅极电极56a及第2栅极电 极56b双方施加正电压，在位于栅极电极56的侧面的ρ型基区51形成沟道，由此，在第1 电极58与第2电极59之间，进行沿衬底水平方向（横向）流过电流的动作。这样的构造 的半导体装置，流过电流的方向与第1实施方式那样的衬底垂直方向（纵向）不同，但关于 除此以外的基本动作与第1实施方式是同样的。
[0123] 如以上说明，也可以将与第1实施方式同样的构造应用于沟槽栅构造的横型 M0SFET。如果做成这样的构造，也能够得到与第1实施方式同样的效果。
[0124] 另外，本实施方式那样的构造的半导体装置，通过基本上与以往的具备沟槽栅构 造的横型M0SFET的半导体装置的制造方法同样的方法形成，但关于第1栅极电极56a和第 2栅极电极56b、以及绝缘膜55a的形成方法不同。例如，在将掺杂多晶硅图案化而将第1、 第2栅极电极56a、56b同时形成之后，在将它们的上方用层间绝缘膜覆盖时，通过也进入到 第1、第2栅极电极56a、56b之间而形成绝缘膜55a。这样，则能够制造图10A?图10B所 示的沟槽栅构造的横型M0SFET。
[0125] (第6实施方式）
[0126] 对本发明的第6实施方式进行说明。本实施方式的半导体装置是将与第2实施方 式同样的构造应用到在第5实施方式中说明那样的沟槽栅构造的横型M0SFET而得的，关于 本实施方式的半导体装置的基本构造，与第5实施方式是同样的，所以仅对与第5实施方式 不同的部分进行说明。
[0127] 图11A?图11C是表示有关本实施方式的具备沟槽栅构造的横型M0SFET及FWD 的半导体装置的图，图11A是布局图，图11B是图11A的XIB - XIB的剖视图，图11C是图 11A的XIC - XIC的剖视图。参照该图，对本实施方式的半导体装置进行说明。
[0128] 如图11A?图11C所示，本实施方式的半导体装置，通过在单元内改变沟槽54的 长度，用在不同的位置上改变了长度的第1、第2栅极电极56c、56d构成栅极电极56。第1 栅极电极56c是作为过剩载流子注入抑制栅极发挥功能的，长度比第2栅极电极56d短，虽 然从n+型的杂质区域52朝向n+型的杂质区域57侧延伸设置，但没有达到η型区域50,而 是长度为，从隔着栅极绝缘膜55而与η+型的杂质区域52对置的部位开始到与ρ型基区51 的中途位置对置的部位为止的长度。第2栅极电极56d是作为M0SFET驱动用栅极发挥功 能的，长度为，从隔着栅极绝缘膜55而与n+型的杂质区域52对置的部位开始达到与η型 区域50对置的部位为止的长度。
[0129] 这样，在将栅极电极56做成了在不同的位置改变长度而形成的第1、第2栅极电极 56c、56d的情况下，通过使第1栅极电极56c与在第5实施方式中说明的第1栅极电极56a 同样地动作、并且使第2栅极电极56d与在第5实施方式中说明的第2栅极电极56b同样 地动作，也能够得到与第5实施方式同样的效果。
[0130] 另外，本实施方式那样的构造的半导体装置，通过基本上与以往的具备沟槽栅构 造的横型M0SFET的半导体装置的制造方法同样的方法形成，但通过掩模图案的设计，改变 配置第1栅极电极56c和第2栅极电极56d的沟槽54的长度。关于其以外的工序，与以往 的具备沟槽栅构造的横型M0SFET的半导体装置的制造方法是同样的。
[0131] (第7实施方式）
[0132] 对本发明的第7实施方式进行说明。本实施方式的半导体装置是将与第1实施方 式同样的构造应用于纵型IGBT而不是应用于纵型M0SFET而得的。关于本实施方式的半导 体装置的基本构造与第1实施方式是同样的，所以仅对与第1实施方式不同的部分进行说 明。
[0133] 图12是有关本实施方式的沟槽栅构造的纵型IGBT及FWD的剖视图。如该图所示， 在本实施方式中，将半导体衬底1做成了将n+型杂质区域la和p+型杂质区域lb例如交替 地形成为条状的构造。n+型杂质区域la和p+型杂质区域lb可以通过将半导体衬底1用n+ 型构成、通过离子注入等形成P+型杂质区域lb的方法、或者将半导体衬底1用p+型构成、 通过离子注入等形成n+型杂质区域la的方法等形成。
[0134] 如果做成这样的构造，则能够通过n+型杂质区域la和η -型漂移层2以及p型基 区3和ρ+型接触区域5的ΡΝ结而构成FWD、通过ρ+型杂质区域lb、型漂移层2、ρ型基 区3、n+型杂质区域4以及沟槽栅构造而构成纵型IGBT。
[0135] 在这样的将沟槽栅构造的纵型IGBT与FWD并联连接的构造中，与第1实施方式同 样，能够将栅极电极8做成具有第1、第2栅极电极8a、8b的双栅极构造，使第1栅极电极 8a作为过剩载流子注入抑制栅极及IGBT驱动用栅极发挥功能，并且使第2栅极电极8b与 第1栅极电极8a-起作为IGBT驱动用栅极发挥功能。由此，能够得到与第1实施方式同 样的效果。
[0136] (第8实施方式）
[0137] 对本发明的第8实施方式进行说明。本实施方式的半导体装置是将与第2实施方 式同样的构造应用于纵型IGBT而不是应用于纵型M0SFET而得的。关于本实施方式的半导 体装置的基本构造与第2实施方式是同样的，所以仅对与第2实施方式不同的部分进行说 明。
[0138] 图13是有关本实施方式的沟槽栅构造的纵型IGBT及FWD的剖视图。如该图所示， 本实施方式也与第7实施方式同样，将半导体衬底1做成了将n+型杂质区域la和p+型杂 质区域lb例如交替地形成为条状的构造。
[0139] 如果做成这样的构造，则能够通过n+型杂质区域la和η -型漂移层2以及p型基 区3和ρ+型接触区域5的ΡΝ结而构成FWD、通过ρ+型杂质区域lb、型漂移层2、ρ型基 区3、n+型杂质区域4以及沟槽栅构造而构成纵型IGBT。
[0140] 在这样的将沟槽栅构造的纵型IGBT与FWD并联连接的构造中，与第2实施方式同 样，能够将栅极电极8做成具有在不同部位以不同的深度形成的第1、第2栅极电极8c、8d 的构造，使第1栅极电极8c作为过剩载流子注入抑制栅极发挥功能，并且使第2栅极电极 8d作为M0SFET驱动用栅极发挥功能。由此，能够得到与第2实施方式同样的效果。
[0141] (第9实施方式）
[0142] 对本发明的第9实施方式进行说明。本实施方式的半导体装置是将与第5实施方 式同样的构造应用于横型IGBT而不是应用于横型M0SFET而得的。关于本实施方式的半导 体装置的基本构造与第1实施方式是同样的，所以仅对与第1实施方式不同的部分进行说 明。
[0143] 图14A?图14C是表示有关本实施方式的具备沟槽栅构造的横型IGBT及FWD的 半导体装置的图，图14A是布局图，图14B是图14A的XIVB - XIVB的剖视图，图14C是图 14A的XIVC - XIVC的剖视图。参照该图，对本实施方式的半导体装置进行说明。
[0144] 如图14A?图14C所示，本实施方式的半导体装置构成为，将杂质区域57沿与n+ 型杂质区域52相同的方向延伸设置、并且交替地形成有n+型的第1杂质区域57a和p+型 的第2杂质区域57b。
[0145] 如果做成这样的构造，则能够通过n+型的第1杂质区域57a和η型区域50以及p 型基区51和ρ+型接触区域53的ΡΝ结而构成FWD、通过ρ+型的第2杂质区域57b、η型区 域50、p型基区51、n+型的杂质区域52以及沟槽栅构造而构成横型IGBT。
[0146] 通过这样的将沟槽栅构造的横型IGBT与FWD并联连接的构造，与第5实施方式同 样，能够将栅极电极56做成具有第1、第2栅极电极56a、56b的双栅极构造，使第1栅极电 极56a作为过剩载流子注入抑制栅极及IGBT驱动用栅极发挥功能，并且使第2栅极电极 56b与第1栅极电极56a -起作为M0SFET驱动用栅极发挥功能。由此，能够得到与第5实 施方式同样的效果。
[0147] (第10实施方式）
[0148] 对本发明的第10实施方式进行说明。本实施方式的半导体装置是将与第6实施 方式同样的构造应用到在第9实施方式中说明那样的沟槽栅构造的横型IGBT而得的，关于 本实施方式的半导体装置的基本构造与第9实施方式是同样的，所以仅对与第9实施方式 不同的部分进行说明。
[0149] 图15A?图15C是表示有关本实施方式的具备沟槽栅构造的横型IGBT及FWD的 半导体装置的图，图15A是布局图，图15B是图15A的XVB - XVB的剖视图，图15C是图15A 的XVC - XVC的剖视图。参照该图，对本实施方式的半导体装置进行说明。
[0150] 如图15A?图15C所示，本实施方式的半导体装置也将杂质区域57沿与n+型杂 质区域52相同的方向延伸设置、并将杂质区域57做成了交替地形成有n+型的第1杂质区 域57a和p+型的第1杂质区域57b的构造。并且，通过在单元内改变沟槽54的长度，将栅 极电极56用在不同的位置上改变了长度的第1、第2栅极电极56c、56d构成。通过将这样 的沟槽栅构造的横型IGBT和FWD并联连接的构造，与第6实施方式同样，能够使第1栅极 电极56c作为过剩载流子注入抑制栅极发挥功能、并且使第2栅极电极56d作为IGBT驱动 用栅极发挥功能。
[0151] 这样，能够将使栅极电极56为在不同的位置上改变长度而形成的第1、第2栅极电 极56c、56d的形态应用到沟槽栅构造的横型IGBT中。由此，能够得到与第6实施方式同样 的效果。
[0152] (第11实施方式）
[0153] 对本发明的第11实施方式进行说明。本实施方式的半导体装置是将与第1实施 方式同样的构造应用到平面型的纵型M0SFET而得的，关于其他，与第1实施方式是同样的， 所以仅对与第1实施方式不同的部分进行说明。
[0154] 图16是有关本实施方式的具备平面型的纵型M0SFET及FWD的半导体装置的剖视 图。参照该图，对本实施方式的半导体装置进行说明。
[0155] 如图16所示，在n+型的半导体衬底1之上形成有ιΤ型漂移层2,在ιΤ型漂移层2 的表层部的规定区域形成有Ρ型基区3,并且形成有构成源极区域的η+型杂质区域4及ρ+ 型接触区域5。这些ρ型基区3、η+型杂质区域4及ρ+型接触区域5以纸面垂直方向为长 度方向而延伸设置，将相邻的Ρ型基区3、η+型杂质区域4及ρ+型接触区域5隔开规定间隔 配置，在其之间使η -型漂移层2的表面部分地露出。并且，将ρ型基区3中的位于η+型杂 质区域4与表面露出的ιΤ型漂移层2之间的部分的表面部作为沟道区域，在该沟道区域和 型漂移层2的露出表面上隔着栅极绝缘膜7形成有栅极电极8。
[0156] 栅极电极8沿沟道宽度方向（ρ型基区3等的长度方向）延伸设置，通过在沟道长 度方向上被分割而构成第1、第2栅极电极8a、8b，通过配置在它们之间的绝缘膜11而被绝 缘分离。第1栅极电极8a作为过剩载流子注入抑制栅极及MOSFET驱动用栅极发挥功能， 从隔着栅极绝缘膜7而与n+型杂质区域4对置的部位形成到与p型基区3的中途位置对 置部位。第2栅极电极8b作为MOSFET驱动用栅极发挥功能，形成为，从隔着栅极绝缘膜7 与P型基区3的中途位置对置的部位达到与η -型漂移层2对置的部位。
[0157] 并且，通过具备与η+型杂质区域4及ρ+型接触区域5电连接的相当于源极电极的 第1电极9、并且在半导体衬底1的背面形成相当于漏极电极的第2电极10,构成本实施方 式的半导体装置。
[0158] 通过这样的构造，构成将平面型的纵型MOSFET与FWD并联连接的半导体装置。在 该半导体装置中，平面型的纵型M0SFET，通过对第1栅极电极8a及第2栅极电极8b双方施 加正电压，在位于栅极电极8的下方的p型基区3中形成沟道，由此进行在与η -型漂移层 2的表面平行的方向上使电流在第1电极9与第2电极10之间流过的动作。这样，在本实 施方式中，在将栅极电极8形成在衬底表面、将沟道形成在衬底表面这一点上与第1实施方 式不同，但关于其以外的基本动作与第1实施方式是同样的。
[0159] 如以上说明，也能够将与第1实施方式同样的构造应用到平面型的纵型MOSFET 中。作为这样的构造，也能够得到与第1实施方式同样的效果。
[0160] 另外，本实施方式那样的构造的半导体装置通过基本上与以往的具备平面型的纵 型MOSFET的半导体装置的制造方法同样的方法形成，但关于第1栅极电极8a和第2栅极 电极8b及绝缘膜11的形成方法不同。例如在将掺杂多晶硅图案化而将第1、第2栅极电 极8a、8b同时形成之后、用层间绝缘膜覆盖它们的上方时，通过也进入到第1、第2栅极电极 8a、8b之间而形成绝缘膜11。如果这样，则能够制造图16所示的平面型的纵型MOSFET。
[0161] (第12实施方式）
[0162] 对本发明的第12实施方式进行说明。本实施方式的半导体装置是将与第2实施 方式同样的构造应用到在第11实施方式中说明那样的平面型的纵型MOSFET而得的。关于 本实施方式的半导体装置的基本构造，与第11实施方式是同样的，所以仅对与第11实施方 式不同的部分进行说明。
[0163] 图17是表示有关本实施方式的具备平面型的纵型MOSFET及FWD的半导体装置的 图。
[0164] 如图17所示，本实施方式的半导体装置在不同的位置上设有作为过剩载流子注 入抑制栅极发挥功能的单元、和作为MOSFET驱动用栅极发挥功能的单元。具体而言，在作 为过剩载流子注入抑制栅极发挥功能的单元中，作为栅极电极8而具备从隔着栅极绝缘膜 7而与n+型杂质区域4对置的部位形成到与p型基区3的中途位置对置的部位的第1栅极 电极8c。此外，在作为MOSFET驱动用栅极发挥功能的单元中，作为栅极电极8而具备从隔 着栅极绝缘膜7而与n+型杂质区域4对置的部位经过与p型基区3对置的部位并达到与 型漂移层2对置的部位的第2栅极电极8d。
[0165] 在这样使栅极电极8为在不同的位置上改变长度而形成的第1、第2栅极电极8c、 8d的情况下，通过使第1栅极电极8c与在第2实施方式中说明的第1栅极电极8a同样动 作、并且使第2栅极电极8d与在第2实施方式中说明的第2栅极电极8b同样动作，也能够 得到与第2实施方式同样的效果。
[0166] 另外，本实施方式那样的构造的半导体装置通过基本上与第11实施方式的构造 的具备平面型的纵型MOSFET的半导体装置的制造方法同样的方法形成，仅变更形成栅极 电极8时的掩模图案就可以。
[0167] (第13实施方式）
[0168] 对本发明的第13实施方式进行说明。本实施方式的半导体装置是将与第1实施 方式同样的构造应用到平面型的横型MOSFET而得的。平面型的横型MOSFET的基本构造与 在第5实施方式中说明的沟槽栅构造的横型MOSFET是同样的，所以仅对与第5实施方式不 同的部分进行说明。
[0169] 图18A?图18B是表示有关本实施方式的具备平面型的横型MOSFET及FWD的半 导体装置的图，图18A是布局图，图18B是图18A的XVIIIB -XVIIIB的剖视图。图18A虽 不是剖视图，但为了使图容易观察而部分地表示阴影。以下，参照该图对本实施方式的半导 体装置进行说明。
[0170] 如图18A?图18B所示，在η型区域50的表层部的规定区域形成有p型基区51， 并且在该Ρ型基区51内的规定区域形成有η+型的杂质区域52及Ρ+型的接触区域53。
[0171] 栅极电极56沿沟道宽度方向（ρ型基区51等的长度方向）延伸设置，通过在沟道 长度方向上被分割而构成第1、第2栅极电极56a、56b，通过配置在它们之间的绝缘膜55a 而被绝缘分离。第1栅极电极56a作为过剩载流子注入抑制栅极及MOSFET驱动用栅极发 挥功能，从隔着栅极绝缘膜55而与n+型杂质区域52对置的部位形成到与ρ型基区51的中 途位置对置的部位。第2栅极电极56b作为MOSFET驱动用栅极发挥功能，形成为，从隔着 栅极绝缘膜55而与ρ型基区51的中途位置对置的部位达到与η型区域50对置的部位。
[0172] 并且，通过具备与η+型的杂质区域52及ρ+型的接触区域53电连接的第1电极 58、并且具备与从ρ型基区51、η+型杂质区域52及ρ+型接触区域53离开而形成的η+型杂 质区域57电连接的第2电极59,构成本实施方式的半导体装置。
[0173] 通过这样的构造，构成将平面型的横型MOSFET与FWD并联连接的半导体装置。在 该半导体装置中，平面型的横型MOSFET，通过对第1栅极电极56a及第2栅极电极56b双方 施加正电压，在位于栅极电极56的下方的ρ型基区51中形成沟道，由此进行在第1电极58 与第2电极59之间沿衬底水平方向（横向）流过电流的动作，而关于其以外的基本动作与 第1实施方式是同样的。
[0174] 如以上说明，也能够将与第1实施方式同样的构造应用到平面型的横型MOSFET 中。作为这样的构造，也能够得到与第1实施方式同样的效果。
[0175] 另外，本实施方式那样的构造的半导体装置通过基本上与以往的具备平面型的横 型MOSFET的半导体装置的制造方法同样的方法形成，但关于第1栅极电极56a和第2栅极 电极56b及绝缘膜55a的形成方法不同。例如在将掺杂多晶硅图案化而将第1、第2栅极电 极56a、56b同时形成之后、用层间绝缘膜覆盖它们的上方时，通过也进入到第1、第2栅极电 极56a、56b之间而形成绝缘膜55a。如果这样，则能够制造图18A?图18B所示的平面型的 横型 MOSFET。
[0176] (第14实施方式）
[0177] 对本发明的第14实施方式进行说明。本实施方式的半导体装置是将与第2实施 方式同样的构造应用到在第13实施方式中说明那样的平面型的横型MOSFET而得的。关于 本实施方式的半导体装置的基本构造，与第13实施方式是同样的，所以仅对与第13实施方 式不同的部分进行说明。
[0178] 图19A?图19B是表示有关本实施方式的具备平面型的横型M0SFET及FWD的半 导体装置的图，图19A是布局图，图19B是图19A的XIXB - XIXB的剖视图，图19C是图19A 的XIXC - XIXC的剖视图。
[0179] 如图19A?图19C所示，本实施方式的半导体装置在不同的位置上设有作为过剩 载流子注入抑制栅极发挥功能的单元、和作为M0SFET驱动用栅极发挥功能的单元。具体而 言，在作为过剩载流子注入抑制栅极发挥功能的单元中，作为栅极电极56而具备从隔着栅 极绝缘膜55而与n+型杂质区域52对置的部位形成到与p型基区51的中途位置对置的部 位的第1栅极电极56c。此外，在作为M0SFET驱动用栅极发挥功能的单元中，作为栅极电极 56而具备从隔着栅极绝缘膜55而与n+型杂质区域52对置的部位经过与p型基区51对置 的部位并达到与η型区域50对置的部位的第2栅极电极56d。
[0180] 在这样使栅极电极56为在不同的位置上改变长度而形成的第1、第2栅极电极 56c、56d的情况下，通过使第1栅极电极56c与在第2实施方式中说明的第1栅极电极56a 同样动作、并且使第2栅极电极56d与在第2实施方式中说明的第2栅极电极56b同样动 作，也能够得到与第2实施方式同样的效果。
[0181] 另外，本实施方式那样的构造的半导体装置通过基本上与第13实施方式的构造 的具备平面型的纵型M0SFET的半导体装置的制造方法同样的方法形成，仅变更形成栅极 电极56时的掩模图案就可以。
[0182] (第15实施方式）
[0183] 对本发明的第15实施方式进行说明。本实施方式的半导体装置采用仅在栅极电 极8的一部分形成与第1实施方式同样的双栅极构造的形态，关于其他与第1实施方式是 同样的，所以仅对与第1实施方式不同的部分进行说明。
[0184] 图20是有关本实施方式的具备沟槽栅构造的纵型M0SFET及FWD的半导体装置的 剖视图。如该图所示，在本实施方式中，在纸面垂直方向上延伸设置的沟槽栅构造并列排列 有多条。将它们中的一定比例作为双栅极构造的栅极电极8。例如，在图20的例子中，布局 为，对于作为M0SFET驱动用栅极发挥功能的单栅极构造的栅极电极8,具有第1栅极电极 8a及第2栅极电极8b的双栅极构造的栅极电极8的比例为3 :1。
[0185] 这样，也可以不将栅极电极8的全部做成双栅极构造、而仅将栅极电极8中的一部 分做成双栅极构造。此外，在做成这样的构造的情况下，关于作为M0SFET驱动用栅极发挥 功能的单栅极构造的栅极电极8,能够比双栅极构造的栅极电极8宽度窄，所以能够相应地 实现集成化。由此，能够实现半导体装置的更小型化、或实现在以相同尺寸构成半导体装置 的情况下流过的电流量的增加。
[0186] (第16实施方式）
[0187] 对本发明的第16实施方式进行说明。本实施方式的半导体装置是将与第1实施 方式同样的双栅极构造以栅极电极8没有绝缘膜11而构成的结构，关于其他与第1实施方 式是同样的，所以仅对与第1实施方式不同的部分进行说明。
[0188] 图21是有关本实施方式的具备沟槽栅构造的纵型M0SFET及FWD的半导体装置的 剖视图。如该图所示，在本实施方式中，在第1栅极电极8a与第2栅极电极8b之间不具备 绝缘膜11，而是将第1栅极电极8a和第2栅极电极8b用功函数不同的材料构成、基于它们 的功函数差，使第1栅极电极8a作为过剩载流子注入抑制栅极发挥功能，并且使第2栅极 电极8b与第1栅极电极8a -起作为MOSFET驱动用栅极发挥功能。
[0189] 例如，第1栅极电极8a由p型掺杂的多晶硅构成，第2栅极电极8b由η型掺杂的 多晶硅构成。在这样的情况下，如果对栅极电极8施加正的电压，则首先通过对第1栅极电 极8a施加该电压，ρ型基区3在直到第1栅极电极8a的深度发生反型。因而，能够使第1 栅极电极8a作为过剩载流子注入抑制栅极发挥功能。接着，如果使对栅极电极8施加的电 压增加第1栅极电极8a与第2栅极电极8b之间的功函数差以上，则ρ型基区3在直到第2 栅极电极8b的深度发生反型，形成沟道。由此，能够使MOSFET动作。因而，能够使第2栅 极电极8b与第1栅极电极8a -起作为MOSFET驱动用栅极发挥功能。
[0190] 这样，将第1栅极电极8a和第2栅极电极8b用功函数不同的材料构成，也能够得 到与第1实施方式同样的效果。但是，关于第1栅极电极8a与第2栅极电极8b之间的功 函数差，需要选择第1、第2栅极电极8a、8b的材料、以使第1栅极电极8a与第2栅极电极 8b之间的功函数差比第1栅极电极8a与栅极绝缘膜7之间的功函数差小。即，假如第1栅 极电极8a与栅极绝缘膜7之间的功函数差比第1栅极电极8a与第2栅极电极8b之间的 功函数差小，则成为不对第2栅极电极8b施加电压、而将大致全部的栅极电压施加在第1 栅极电极8a与栅极绝缘膜7之间。因此，选择第1、第2栅极电极8a、8b的材料，以使其满 足该条件。
[0191] 另外，这里对将第1栅极电极8a和第2栅极电极分别用ρ型掺杂或η型掺杂的多 晶硅构成的情况进行了说明，但也可以通过功函数不同的两种金属材料构成第1、第2栅极 电极8a、8b。
[0192] 进而，也可以如图22所示的变形例那样，在第1、第2栅极电极8a、8b之间具备由 与它们不同的材料构成的中间部件13。例如，第1栅极电极8a、中间部件13及第2栅极电 极8b依次由ρ型掺杂的多晶硅、金属、η型掺杂的多晶硅等构成。在这样的形态的情况下， 如果施加栅极电压，则成为以第1栅极电极8a -中间部件13 -第2栅极电极8b的顺序施 加栅极电压，通过控制该电压，能够使P型基区3中的形成反型层的位置直到第1栅极电极 8a的深度、或直到第2栅极电极8b的深度。如果这样，也能够进行与图12所示的半导体 装置同样的动作。另外，在做成这样的构造的情况下，第1栅极电极8a、中间部件13及第2 栅极电极8b的材料不限于金属或半导体材料，是怎样的组合都可以。此外，在这样的结构 中，也可以在第1、第2栅极电极8a、8b之间不仅具备1层的中间材料13、还层叠许多不同 功函数的材料等。
[0193] (其他实施方式）
[0194] 在上述第1实施方式中，在将栅极电极8做成双栅极构造的情况下，将第2栅极电 极8b在沟槽6的长度方向的中途形成到衬底表面。但是，这不过示出了栅极电极8的引出 方式的一例，也可以为其他构造。例如，也可以如图23所示的沟槽栅构造的立体示意图所 示那样，在沟槽6的长度方向前端位置上将第2栅极电极8b形成到衬底表面、在该位置将 栅极配线引出、或者在该位置形成焊盘。
[0195] 图24是表示将第2栅极电极8b如图6所示那样在沟槽6的长度方向的中途形成 到衬底表面的情况下、及如图23所示那样在沟槽6的长度方向前端位置上形成到衬底表面 的情况下的半导体装置的布局例的立体图。如该图所示，在构成半导体装置的芯片的中央 位置形成有焊盘40,并且在芯片的端部形成有焊盘41。
[0196] 如图6所示，在沟槽6的长度方向的中途将第2栅极电极8b形成到衬底表面的情 况下，将图24所示的焊盘40作为与第2栅极电极8b连接的部件使用，将焊盘41作为与第 1栅极电极8a连接的部件使用。此外，如图23所示，在沟槽6的长度方向前端位置上将第 2栅极电极8b形成到衬底表面的情况下，将图24所示的焊盘40作为与第1栅极电极8a连 接的部件使用，将焊盘41作为与第2栅极电极8b连接的部件使用。
[0197] 此外，在第2?第4实施方式中，对使沟槽栅构造为条状的情况、即将第1栅极电 极8c、8e、8g和第2栅极电极8d、8f、8h布局为条状的情况进行了说明。但是，这些只不过 表不单纯的一例，可以做成各种布局。图25是表不有关第2实施方式的第1、第2栅极电极 8c、8d的布局例的立体图。如该图所示，可以做成将第2栅极电极8d配置为条状、并将第1 栅极电极8d部分地配置在第2栅极电极8d之间那样的结构。
[0198] 图26是表示如上述那样做成将第1栅极电极8c部分地配置在第2栅极电极8d 之间那样的结构的情况下的半导体装置的布局例的立体图。如该图所示，在构成半导体装 置的芯片的中央位置形成有焊盘40,并且在芯片的端部形成有焊盘41。
[0199] 在如图25那样做成将第1栅极电极8c部分地配置在第2栅极电极8d之间那样 的结构的情况下，将焊盘40作为与第1栅极电极8c连接的部件使用，将焊盘41作为与第2 栅极电极8d连接的部件使用。另外，这里作为第2实施方式的半导体装置而进行了说明， 但在第3、第4实施方式中也可以米用同样的布局。
[0200] 此外，在上述各实施方式中，以使第1导电型为η型、使第2导电型为p型的η沟 道型的M0SFET为例进行了说明，但对于使各构成要素的导电型反型的ρ沟道型的M0SFET 也能够采用本发明。
[0201] 此外，在上述第2?第4实施方式中，以将构成M0SFET驱动用栅极和过剩载流子 注入抑制栅极的栅极电极8彼此相邻配置、且将它们以1 :1的比例形成的布局为例进行了 说明，但这不过是举出了单纯的一例，也可以为其他布局。图27Α?图27C是表示其他布局 例的立体布局图。另外，在图27Α?图27C中，仅图示了栅极电极8的布局。此外，图27虽 不是剖视图，但为了容易观看图而方便地将栅极电极8用阴影表示。
[0202] 也可以如图27Α所示那样做成以下布局：每配置多条（在本图中是两条）构成 M0SFET驱动用栅极的栅极电极8d、8f、8h而配置1条构成过剩载流子注入抑制栅极的栅极 电极8c、8e、8g。如果这样，则与将构成M0SFET驱动用栅极和过剩载流子注入抑制栅极的栅 极电极8以1 :1的比例形成的情况相比，能够增加作为M0SFET动作的部分的面积。
[0203] 此外，也可以如图27B所示那样做成以下布局：使构成过剩载流子注入抑制栅极 的栅极电极8c、8e、8g部分地集中到多条并列排列的栅极电极8中的中央部分等、使在其以 外的部位为构成M0SFET驱动用栅极的栅极电极8d、8f、8h。
[0204] 进而，也可以如图27C所示那样做成以下布局：将构成M0SFET驱动用栅极的栅极 电极8d、8f、8h多条并列地排列、仅在中央部在其之间部分地具备构成过剩载流子注入抑 制栅极的栅极电极8 C、8e、8g、在其以外的部位仅为构成M0SFET驱动用栅极的栅极电极8d、 8f、8h。
[0205] 同样，在将在第15实施方式中说明的单栅极构造和双栅极构造的栅极电极8两者 都形成的情况下，也能够采用图27A?图27C所示的构造。即，可以将图27A?图27C所示 的构成过剩载流子注入抑制栅极的栅极电极8c、8e、8g的位置作为双栅极构造的栅极电极 8、将构成MOSFET驱动用栅极的栅极电极8d、8f、8h的位置作为单栅极构造的栅极电极8。
[0206] 另外，这里对图27A?图27C所示的布局进行了说明，但当然也可以是图27A?图 27C以外的布局。
[0207] 此外，对于作为上述绝缘栅构造的半导体开关元件而采用纵型或横型及平面型的 MOSFET的半导体装置，也能够采用超结构造。
[0208] 图28是对于在第1实施方式中说明的具有纵型MOSFET的半导体装置、在纵型 MOSFET中采用超结构造的图。具体而言，在型漂移层2内形成沟槽而埋入型层、或 者在型漂移层2的生长中将p型杂质分为多个阶段进行离子注入，从而具备型列 (column) 2a和型列2b交替地重复的超结构造。这样，对于为超结构造的情况，通过做成 与第1实施方式同样的沟槽栅构造，也能够得到与第1实施方式同样的效果。另外，这里说 明了对第1实施方式采用超结构造的情况，但当然对于采用其他MOSFET的半导体装置也能 够采用超结构造。
[0209] 此外，在上述各实施方式中，作为绝缘栅构造的半导体开关元件，以纵型或横型及 平面型的MOSFET或IGBT为例进行了说明，但对于其他构造的MOSFET或IGBT、例如凹型 等的任一种半导体开关元件都能够采用本发明。此外，在上述第1?第14实施方式中，以 MOSFET为例，但也可以构成同样的构造的IGBT。S卩，将半导体衬底1通过n+型杂质区域la 和P+型杂质区域lb构成、将杂质区域57通过n+型第1杂质区域57a和p+型第2杂质区 域57b构成就可以。进而，在上述各实施方式中，对将绝缘栅构造的半导体开关元件和FWD 一芯片化的构造进行了说明，但只要是将它们并联连接的构造的半导体装置，则并不限于 将绝缘栅构造的半导体开关元件和FWD -芯片化的结构，对于形成于不同芯片的半导体装 置也能够采用本发明。
[0210] 另外，在IGBT的情况下，在将IGBT和FWD用不同芯片构成的情况下，在半导体衬 底1不需要形成n+型杂质区域la，在杂质区域57不需要形成n+型第1杂质区域57a。
[0211] 图29是将沟槽构造的纵型IGBT和FWD用不同芯片构成的情况下的示意剖视图。 此外，图30是将沟槽构造的纵型MOSFET和FWD用不同芯片构成的情况下的剖视图。
[0212] 如这些图所示，在形成有纵型IGBT或纵型MOSFET的芯片中，通过与上述各实施方 式同样的构造构成纵型IGBT或纵型MOSFET。即，在p+型或n+型的半导体衬底1之上形成 型漂移层2和p型基区3,在p型基区3的表层部形成有n+型杂质区域4。并且，在沟槽 6内隔着栅极绝缘膜7形成栅极电极8,还形成有隔着n+型杂质区域4及p+型接触区域5 与P型基区3连接的第1电极9及与半导体衬底1电连接的第2电极10。
[0213] 在形成有FWD的芯片中，通过构成第1导电型层的η型阴极层60和形成在其上的 构成第2导电型层的ρ型阳极层61构成ΡΝ结。此外，对ρ型阳极层61电连接构成阳极电 极的第1电极62,并且对η型阴极层60电连接构成阴极电极的第2电极63。进而，在ρ型 阳极层61的表层部形成有比η型阴极层60杂质浓度高的构成第1杂质区域的η+型杂质 区域64,并形成有从该η+型杂质区域64达到ρ型阳极区域61的沟槽65。并且，在沟槽65 内隔着栅极绝缘膜66形成有构成第1栅极电极的栅极电极67。
[0214] 通过这样的构造，能够将FWD形成于不同芯片。并且，通过将各芯片的相互的第1 电极9、62电连接、并且将相互的第2电极10、63电连接，从而构成将以不同芯片构成的纵 型IGBT或纵型MOSFET与FWD并联连接的半导体装置。这样，也可以将纵型IGBT或纵型 M0SFET与FWD用不同芯片构成。
[0215] 在将纵型IGBT与FWD用不同芯片构成的情况下，由于纵型IGBT不进行恢复，所以 在FWD中需要过剩载流子注入抑制栅极。因而，通过对形成FWD的芯片形成构成过剩载流 子注入抑制栅极的栅极电极67,能够得到与第1实施方式等同样的效果。此外，在形成纵型 MOSFET和FWD的情况下，在将它们一芯片化的构造中，与使纵型MOSFET与FWD为不同芯片 的情况相比，不论如何FWD的性能都变差。因此，也可以将FWD用与纵型MOSFET不同的芯 片构成而将FWD外装。
[0216] 另外，这里对将FWD相对于沟槽构造的纵型IGBT或纵型MOSFET以不同芯片构成 的情况进行了说明，但并不限于沟槽构造，也可以将FWD相对于平面型的纵型IGBT或纵型 MOSFET以不同芯片构成。此外，并不限于纵型IGBT或纵型M0SFET，可以说对于横型IGBT 或横型MOSFET也是同样的。
[0217] 此外，关于在第3、第4实施方式中说明的图7、图9所示的半导体装置，也可以将 纵型IGBT与FWD以不同芯片构成。图31及图32是对于第3、第4实施方式将沟槽构造的 纵型MOSFET与FWD用不同芯片构成的情况下的示意剖视图。
[0218] 在图31所示的半导体装置中，关于形成有纵型MOSFET的芯片，做成了与图30同 样的构造，关于形成有FWD的芯片，做成了与图30大致同样的构造，但过剩载流子注入抑制 栅极的构造不同。即，对于栅极绝缘膜66,比η型阴极层60的上部深，并且，将比η型阴极 层60的上部浅的位置作为中间位置、在比该中间位置深的第1部分66a和浅的第2部分 66b中厚度不同、在第1部分66a中使厚度比第2部分66b厚。通过做成这样的构造，能够 将进行与第3实施方式同样的动作的半导体装置的纵型MOSFET和FWD用不同芯片构成。
[0219] 此外，图32所示的半导体装置中，关于形成有纵型MOSFET的芯片也做成了与图30 同样的构造，关于形成有FWD的芯片也做成了与图30大致同样的构造，但在过剩载流子注 入抑制栅极的周围，P型阳极层61的构造不同。即，将比该p型阳极层61的上部深且比η 型阴极侧60的上部浅的位置作为中间位置，位于沟槽65的侧面的ρ型阳极层61的杂质浓 度在比该中间位置浅的第1区域61a和深的第2区域61b中不同，在第2区域61b中使杂 质浓度比第1区域61a浓。通过做成这样的构造，能够将进行与第4实施方式同样的动作 的半导体装置的纵型MOSFET和FWD用不同芯片构成。
[0220] (第17实施方式）
[0221] 对本发明的第17实施方式进行说明。在本实施方式中，对在单元区域中形成有η 沟道型的纵型MOSFET和FWD的半导体装置100进行说明。图33是有关本实施方式的半导 体装置100的剖视图。图34是图33所示的半导体装置100的上面布局图。以下，基于这 些图对本实施方式的半导体装置1〇〇的构造进行说明。
[0222] 图33所示的半导体装置100如图34所示那样，构成为具备形成有纵型MOSFET及 FWD的单元区域R1、和形成有将单元区域R1包围的外周耐压构造的外周区域R2,但在图33 中仅表示了单元区域R1。关于半导体装置100中的、单元区域R1以外的构造，与以往是同 样的，所以这里仅对单元区域R1进行说明。
[0223] 半导体装置100使用由杂质浓度为高浓度的硅等半导体材料构成的n+型衬底（第 1导电型半导体层）101而形成。在n+型衬底101的表面上，依次形成有杂质浓度比n+型衬 底101低浓度的型漂移层102、和杂质浓度设定得较低的p型基区103。进而，在型 漂移层102,等间隔地形成有达到ρ型基区103的下方位置的ρ型体层103a。该ρ型体层 103a用来构成体二极管的阳极，该体二极管构成FWD，p型体层103a将一方向、具体而言将 图33的纸面垂直方向作为长度方向而延伸设置。
[0224] 此外，在ρ型基区103的表层部，具备杂质浓度为比η +型漂移层102高浓度的相 当于源极区域的η+型杂质区域（第1导电型杂质区域）104,并且形成有杂质为比ρ型基区 103高浓度的ρ+型接触区域105。并且，形成有距衬底表面侧为相同的深度的多个沟槽106， 以覆盖该沟槽106的内壁面的方式形成有栅极绝缘膜107,并且在该栅极绝缘膜107的表面 具备由掺杂多晶硅构成的栅极电极108。由这些沟槽106、栅极绝缘膜107及栅极电极108 构成的沟槽栅构造，例如如图34所示那样，为将沟槽106在相同方向上排列多条而形成的 条状的布局。
[0225] 这里，栅极电极108设有两种，一种为纵型M0SFET的驱动用栅极电极108a，另一种 为二极管用栅极电极l〇8b。
[0226] 驱动用栅极电极108a形成在没有形成ρ型体层103a的区域，配置驱动用栅极电 极108a的沟槽（第1沟槽）106a构成为，从衬底表面侧贯通n+型杂质区域104及ρ型基 区103而达到f型漂移层102。因此，如果对驱动用栅极电极108a施加栅极电压，则在位 于栅极电极l〇8a的侧面的ρ型基区103中形成反型层，能够以该反型层为沟道使n+型杂 质区域104与型漂移层102导通。
[0227] 二极管用栅极电极108b形成在形成有ρ型体层103a的区域，配置二极管用栅极 电极108b的沟槽（第2沟槽）106b比ρ型体层103a浅，且底部位于ρ型体层103a内从而 成为没有达到η -型漂移层102的构造。因此，如果对二极管用栅极电极108b施加栅极电 压，则在位于栅极电极108b的侧面的ρ型基区103中形成反型层，但n+型杂质区域104与 型漂移层102不导通。
[0228] 驱动用栅极电极108a和二极管用栅极电极108b分别独立地被进行电压施加。关 于这些驱动用栅极电极l〇8a和二极管用栅极电极108b的形成比例是任意的，但在本实施 方式中，通过将驱动用栅极电极l〇8a和二极管用栅极电极108b交替地依次布局，使形成比 例为1 :1。
[0229] 此外，以覆盖栅极电极108的方式形成由氧化膜等构成的层间绝缘膜（未图示）， 在该层间绝缘膜之上，除了相当于源极电极的表面电极109以外，还形成有驱动用栅极配 线110a及二极管用栅极配线110b。并且，通过层间绝缘膜，将表面电极109、驱动用栅极配 线110a及二极管用栅极配线110b绝缘，并且将它们分别与M0SFET的希望部位电连接。具 体而言，表面电极109通过形成于层间绝缘膜的接触孔而与n+型杂质区域104及p+型接触 区域105电连接。此外，驱动用栅极配线110a及二极管用栅极配线110b也通过形成于层 间绝缘膜的接触孔而分别与驱动用栅极电极l〇8a及二极管用栅极电极108b电连接。
[0230] 另外，使单元区域R1的大致整个区域为表面电极109,将驱动用栅极配线110a及 二极管用栅极配线ll〇b避开表面电极109而布局。例如，驱动用栅极配线110a和二极管 用栅极配线ll〇b在单元区域R1的周围引绕，如图34所示那样，对配置在纸面右上的角部 的驱动用栅极焊盘111a和二极管用栅极焊盘111b分别电连接。
[0231] 在此情况下，如果做成例如图35所示的配线引出构造的示意图的构造，则配线布 局变得容易。即，关于驱动用栅极配线ll〇a，连接到各驱动用栅极电极108a的长度方向的 一端侧，并引绕到驱动用栅极焊盘111a。此外，关于二极管用栅极配线110b，连接到各二极 管用栅极电极l〇8b的长度方向的另一端侧，并引绕到二极管用栅极焊盘111b。即，将各配 线110a、110b在芯片上向不同的方向引出。如果这样，则在单元区域R1的外周，可以不做 成将驱动用栅极配线ll〇a和二极管用栅极配线110b双方重叠配置的布局，能够使配线布 局变得容易。
[0232] 进而，在n+型衬底101中的与型漂移层2相反侧的面形成有相当于漏极电极 的背面电极112。在图33中，仅图示了在两个单元的纵型M0SFET之间具备1个单元的FWD 的部分，但通过将这样的纵型M0SFET及FWD多个单元交替地排列而构成图34的布局的单 元区域R1。
[0233] 通过这样的构造，构成具备纵型M0SFET和FWD的半导体装置100,该纵型M0SFET， 通过在位于沟槽106的侧面的p型基区103中形成反型层，使电流通过n+型杂质区域104 与rT型漂移层102及n+型衬底101流过源极一漏极间，该FWD利用在构成阳极的p型体层 l〇3a与构成阴极的η -型漂移层102之间形成的PN结。
[0234] 接着，对具备如上述那样构成的纵型M0SFET及FWD的半导体装置100的动作进行 说明。
[0235] 首先，对在上述结构的半导体装置100中具备的纵型M0SFET及FWD的基本动作进 行说明。
[0236] (1)如果将表面电极109接地并对背面电极112施加正的电压，则形成在ρ型体层 103a与n+型漂移层102之间的ΡΝ结为反电压状态。因此，当对各栅极电极108a、108b不 施加电压而为截止的状态时，在上述PN结中形成耗尽层，将源极一漏极间的电流切断。
[0237] (2)接着，在将纵型M0SFET导通时，在将表面电极109接地并对背面电极112施加 正的电压的状态下，通过对驱动用栅极电极l〇8a施加正的电压而成为导通的状态。由此， 在驱动用栅极电极108a的周边，在ρ型基区103中的与沟槽106相接的部分形成反型层， 将其作为沟道而在源极一漏极间流过电流。
[0238] (3)在使FWD进行二极管动作时，对表面电极109施加正的电压并将背面电极12 接地，并且将向各栅极电极108a、108b的电压施加停止而成为截止的状态。由此，在ρ型基 区103中不形成反型层，因此形成在源极一漏极间的FWD进行二极管动作。
[0239] 这样，在如本实施方式那样构成的半导体装置中，能够将纵型M0SFET切换为导通 或截止状态、或使FWD进行二极管动作。并且，通过使用这样的构造的半导体装置，进行用 来同时实现回流损失的降低和恢复损失的降低的控制。
[0240] 关于该控制方法，使用采用本实施方式的半导体装置100的电路例进行说明。图 36是表示采用本实施方式的半导体装置100的逆变器电路的一例的电路图。图37是表示 逆变器电路中的半导体装置100的动作的时序图。在图37中，+V1和+V2既可以是相同的 电压，也可以是对应于性能的不同的电压。此外，在XXXVIIA处，在M0S1即将再次导通之前 (即在M0S2即将进行恢复动作之前），使FWD2导通。在XXXVIIB处，M0S1的再导通和FWD2 的截止根据需要也可以重叠（overlap)。图38A?图38F是逆变器电路的动作说明图和表 示此时的半导体装置100内的状态的剖视图，与图37中的状态（1)?（4)对应。这里，在 图38C及图38D中，表示通过载流子注入带来的二极管动作，在图38E及图38F中，表示通 过反型层的形成、容易地进行电子的抽取、空穴（hole)消失。
[0241] 如本实施方式那样构成的半导体装置100例如如图36所示那样串联连接两个，在 用来驱动感应负载120的半桥电路中使用。并且，通过切换分别设置在两个半导体装置100 中的纵型M0SFET的导通或截止，切换从直流电源121对感应负载120供给的电流的方向， 由此驱动感应负载120。在以下的说明中，将设置在构成半桥电路的两个半导体装置100中 上侧（high side)的半导体装置100中的纵型M0SFET、FWD称作M0SUFWD1，将设置在下侧 (low side)的半导体装置100中的纵型M0SFET、FWD2称作M0S2、FWD2,以将M0S1从导通的 状态切换为截止、并再次切换为导通状态时的控制方法为例进行说明。另外，关于图38A? 图38F中的半导体装置100内的状态，对下侧的半导体装置100进行了图示。
[0242] 首先，作为图37中的状态（1)，为对M0S1的驱动用栅极电极108a施加正的电压 (+V1)、对M0S2的驱动用栅极电极108a及各FWDUFWD2的二极管用栅极电极108b不施加栅 极电压的状态。此时，M0S1导通，基于来自电源121的供给，以图38A?图38F的箭头所示 的路径对感应负载120流过电流。并且，由于在M0S2的p型体层103a与η _型漂移层102 之间形成的ΡΝ结为反电压状态，所以如图38Α?图38F中所示那样，在上述ΡΝ结中形成耗 尽层，源极一漏极间的电流被切断。
[0243] 接着，作为图37中的状态（2)，停止对M0S1的驱动用栅极电极108a的正电压的 施加而使M0S1截止。此时，由于在感应负载20中要使之前流过的电流持续流过，所以以图 38A?图38F中的箭头所示的路径、即通过FWD2的路径而流过感应电流。因此，基于由流过 感应电流所带来的感应负载120的两端的电位差，FWD2导通，在下侧的半导体装置100内， 进行通过载流子注入带来的二极管动作，成为存在电子和空穴的状态。
[0244] 因此，作为图37中的状态（3)，在将M0S1导通后经过规定时间后，并且在作为之 后的图37中的状态（4)而即将再次使M0S1导通之前，在保持使M0SUM0S2截止的状态下， 对FWD2的二极管用栅极电极108b施加正的电压（+V2)。于是，p型基区103内的电子被吸 引到FWD2的二极管用栅极电极108b的周边，在沟槽106的侧面中的与二极管用栅极电极 108b对应的部位形成反型层。因此，通过反型层，电子被抽取到表面电极109。此外，空穴 也与电子复合而能够容易地消失。因而，能够降低向FWD2的载流子的注入效率、降低恢复 时的损失。
[0245] 如以上说明，本实施方式的半导体装置100使用相同深度的沟槽6形成用来驱 动纵型M0SFET的驱动用栅极电极108a和用来在FWD侧形成反型层的二极管用栅极电极 108b。并且，关于二极管用栅极电极108b，在形成有p型体层103a的区域中形成，构成为配 置二极管用栅极电极l〇8b的沟槽106b不达到型漂移层102的构造。
[0246] 使用这样的构造的半导体装置100,在M0S1截止后即将再次被切换为导通之前， 通过对二极管用栅极电极l〇8b施加正的电压而形成反型层，从而使载流子的注入效率降 低。因而，即使不需要不同深度的沟槽栅极，也能够同时实现回流损失的降低和恢复损失的 降低。
[0247] 此外，这样的构造的半导体装置100基本上可以通过与以往的一般的将纵型 M0SFET和FWD单芯片化的半导体装置同样的制造方法来制造，但由于使沟槽106a、106b为 相同的深度，所以可以将它们用同一工序形成。因此，还能够实现半导体装置100的制造工 序的简单化。
[0248] 另外，这里，将对M0S1的驱动用栅极电极108a施加的电压作为+V1、将对FWD2的 二极管用栅极电极l〇8b施加的电压作为+V2而进行了说明，但这些VI、V2既可以是相同 的电压也可以是对应于纵型M0SFET或FWD的性能的不同的电压。此外，如图37所示，使将 M0S1再次导通的期间和将FWD2截止的期间重叠，但关于它只要根据需要设置就可以，也可 以不重叠。
[0249] (第18实施方式）
[0250] 对本发明的第18实施方式进行说明。本实施方式的半导体装置是对第17实施方 式采用超结构造而得的，关于其他与第17实施方式是同样的，所以仅对与第17实施方式不 同的部分进行说明。
[0251] 图39是有关本实施方式的形成有纵型M0SFET及FWD的半导体装置的剖视图。如 该图所示，对型漂移层102形成p型列130,构成由η-型漂移层102中的被p型列130 所隔的部分的η型列131、和ρ型列130带来的超结构造。ρ型列130及η型列131以纸面 垂直方向为长度方向而延伸设置，通过交替地排列而成为条状。使Ρ型列130的形成位置 与Ρ型体层l〇3a -致。
[0252] 这样，也可以对半导体装置100采用超结构造。通过采用这样的超结构造，能够得 到希望的耐压并进一步降低导通电阻。
[0253] 另外，在采用本实施方式中说明那样的超结构造的情况下，若在二极管用栅极电 极108b的下方形成有ρ型列130,则可以做成二极管用栅极电极108b不与ιΤ型漂移层102 相接的构造。因此，在采用超结构造的情况下，即使没有Ρ型体层l〇3a，通过对二极管用栅 极电极l〇8b施加正的电压而形成反型层，也能使载流子的注入效率下降。因而，与上述各 实施方式同样，即使不需要不同深度的沟槽栅极，也能够同时实现回流损失的降低和恢复 损失的降低。
[0254] (第19实施方式）
[0255] 对本发明的第19实施方式进行说明。本实施方式的半导体装置100也是对第17 实施方式采用超结构造而得的，关于其他与第17实施方式是同样的，所以仅对与第17实施 方式不同的部分进行说明。
[0256] 图40是有关本实施方式的形成有纵型M0SFET及FWD的半导体装置100的剖视图。 如该图所示，本实施方式也具备由η型列131和ρ型列130形成的超结构造。但是，不使ρ 型列131的形成位置与ρ型体层103a的形成位置一致，而使其与形成位置与ρ型体层103a 一致的栅极电极108的两旁邻接的栅极电极108的形成位置一致。
[0257] 在这样的构造的半导体装置100的情况下，栅极电极108中的与ρ型体层103a及 P型列130形成位置一致的栅极电极108为二极管用栅极电极108,形成在没有形成ρ型体 层103a及ρ型列130的位置的栅极电极108为驱动用栅极电极108a。并且，半导体装置 100中的形成有二极管用栅极电极l〇8b的部分作为FWD发挥功能，形成有驱动用栅极电极 108a的部分作为纵型M0SFET发挥功能。
[0258] 这样，也可以将二极管用栅极电极108b对应于ρ型体层103a及ρ型列130双方 而形成。在这样的情况下，驱动用栅极电极l〇8a与二极管用栅极电极108b的形成比例不 为1 :1，但关于该形成比例是能够任意设定的值，所以不会有特别的问题。
[0259] (第20实施方式）
[0260] 对本发明的第20实施方式进行说明。本实施方式的半导体装置100是代替在第 17实施方式中说明的纵型M0SFET而具备纵型IGBT的结构，关于其他与第17实施方式是同 样的，所以仅对与第17实施方式不同的部分进行说明。
[0261] 图41是有关本实施方式的形成有纵型IGBT及FWD的半导体装置100的剖视图。 如该图所示，在本实施方式中，代替在第17实施方式中说明的n+型衬底101而在型漂 移层102的背面侧具备相当于集电极区域的p+型杂质层（第2导电型半导体层）141和相 当于阴极区域的n+型杂质层（第1导电型半导体层）142。这样构成的本实施方式的半导 体装置100的n+型杂质区域104起到作为发射极区域的作用，为并联连接纵型IGBT和FWD 的构造。
[0262] 这样，如果将半导体装置100做成具备纵型IGBT和FWD的构造，也可以通过在与 P型体层l〇3a对应的位置形成二极管用栅极电极108b、使沟槽106b不与η ^型漂移层102 相接的构造，得到与第17实施方式同样的效果。
[0263] (其他实施方式）
[0264] 此外，在上述各实施方式中，以使第1导电型为η型、第2导电型为ρ型的η沟道 型的纵型M0SFET或纵型IGBT为例进行了说明，但对于使各构成要素的导电型反型的ρ沟 道型的纵型M0SFET或纵型IGBT也能够采用本发明。
[0265] 此外，对于在上述各实施方式中说明的半导体装置100的详细结构，可以适当地 设计变更。例如，如在上述第17实施方式中说明那样，采用将驱动用栅极焊盘111a和二极 管用栅极焊盘111b排列配置在芯片的1个角部的构造。但是，这样的布局也不过是表示单 纯的一例，例如如图42所示的上面布局图那样，也可以采用将驱动用栅极焊盘111a和二极 管用栅极焊盘111b分别配置在芯片的对角的位置那样的布局。
[0266] 进而，也可以使由二极管用栅极电极108b形成反型层时的阈值比由驱动用栅极 电极108a形成反型层时的阈值低。如果这样，则能够利用二极管用栅极电极108b的附近 来容易地形成许多反型层，所以能够容易地进行载流子的抽取。此外，关于用来对各栅极电 极108施加电压的栅极驱动电路侧，也由于能够减小向二极管用栅极电极108b的施加电 压，所以能够减轻电路负担。
[0267] 上述公开包括以下的形态。
[0268] 按照本公开的第一技术方案，半导体装置具有绝缘栅构造的半导体开关元件和续 流二极管。半导体开关元件由以下部分构成：第1导电型的漂移层；第2导电型的基区，配 置在上述第1导电型的漂移层上；第1导电型的元件侧第1杂质区域，配置在上述基区的表 层部，配置为隔着该基区从上述漂移层离，且比上述漂移层杂质浓度高；元件侧栅极电极， 隔着栅极绝缘膜配置于夹在上述第1杂质区域与上述漂移层之间的上述基区；第1导电型 或第2导电型的第2杂质区域，与上述漂移层接触，比该漂移层杂质浓度高，与上述基区分 离地配置；元件侧第1电极，与上述元件侧第1杂质区域及上述基区电连接；元件侧第2电 极，与上述第2杂质区域电连接。半导体开关元件，在上述基区中的、位于隔着上述栅极绝 缘膜而与上述栅极电极相反侧的部分中形成反型的沟道。半导体开关元件通过该沟道在上 述元件侧第1电极与上述元件侧第2电极之间流过电流。续流二极管由以下部分构成：第 1导电型层；第2导电型层，配置在上述第1导电型层上；二极管侧第1电极，连接在上述第 2导电型层侧；二极管侧第2电极，连接在上述第1导电型层侧。续流二极管提供由上述第 1导电型层和上述第2导电型层形成的PN结。续流二极管，在上述二极管侧第1电极与上 述二极管侧第2电极之间流过电流。上述半导体开关元件与上述续流二极管并联连接。上 述续流二极管还具有：第1导电型的二极管侧第1杂质区域，配置在上述第2导电型层的表 层部，比上述第1导电型层杂质浓度高；二极管侧栅极电极，隔着栅极绝缘膜配置于夹在该 第1杂质区域与上述第1导电型层之间的上述第2导电型层。上述二极管侧栅极电极具有 第1栅极电极。第1栅极电极提供过剩载流子注入抑制栅极。当对该二极管侧栅极电极施 加栅极电压时，第1栅极电极在上述第2导电型层的一部分中形成沟道。上述第2导电型 层的一部分配置在上述二极管侧第1杂质区域与从上述二极管侧第1杂质区域朝向上述第 1导电型层的中途的规定位置之间。
[0269] 上述半导体装置具备第1栅极电极，当施加栅极电压时，通过在第2导电型层中 的、从第1杂质区域侧到朝向隔着第2导电型层而位于与第1杂质区域相反侧的第1导电型 层的中途位置形成沟道，能够做成过剩载流子注入抑制栅极。由此，当从使FWD进行二极管 动作的定时向使半导体开关元件导通的定时切换时，能够抑制注入过剩载流子而减少存在 于第2导电型层内的过剩载流子，能够降低恢复损失。此外，由于通过仅对第1栅极电极施 加栅极电压而形成反型层、对第2栅极电极不施加任何电压而能够实现恢复损失的降低， 所以即使对第2栅极电极施加由干扰带来的栅极电压，也不易超过使半导体开关元件开启 的阈值。因而，能够做成不易发生干扰带来的自开启的构造的半导体装置。
[0270] 作为代替方案，上述半导体开关元件和上述续流二极管可以配置在1个芯片中。 上述漂移层是上述第1导电型层。上述基区是上述第2导电型层。元件侧第1电极是二极 管侧第1电极；元件侧第2电极是二极管侧第2电极。元件侧第1杂质区域是二极管侧第 1杂质区域。元件侧栅极电极是二极管侧栅极电极。
[0271] 进而，可以是，上述第1栅极电极隔着上述栅极绝缘膜从上述元件侧第1杂质区域 配置到上述基区的中途的规定位置。这样的构造能够通过双栅极构造来实现。
[0272] 作为代替方案，上述元件侧栅极电极可以具有第2栅极电极。第2栅极电极隔着 上述栅极绝缘膜从上述基区的中途的规定位置配置到上述漂移层。当将栅极电压施加到上 述元件侧栅极电极时，上述第1栅极电极及上述第2栅极电极作为半导体开关元件驱动用 栅极发挥功能。半导体开关元件驱动用栅极在上述基区中形成将上述元件侧第1杂质区域 与上述漂移层连接的沟道。
[0273] 进而，半导体装置可以还具有从上述元件侧第1杂质区域贯通上述基区并达到上 述漂移层的沟槽。上述第1栅极电极和上述第2栅极电极以在它们之间夹着绝缘膜的方式 配置在上述沟槽内，提供双栅极类型沟槽栅构造。上述半导体开关元件具有沟槽栅构造。
[0274] 进而，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层配置在上 述半导体衬底上。上述半导体开关元件在上述基区中的位于上述沟槽的侧面的部分形成沟 道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的纵型M0SFET。
[0275] 作为代替方案，上述第2杂质区域可以是还含有第2导电型部分的半导体衬底。上 述漂移层配置在上述半导体衬底上。上述半导体开关元件在上述基区中的位于上述沟槽的 侧面的部分形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的纵 型 IGBT。
[0276] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部，并与上述基区分离。上述沟槽沿与上述漂移层的表面平行的方向 延伸设置。上述沟槽从上述第1杂质区域贯通上述基区达到上述漂移层。上述半导体开关 元件在上述基区中的位于上述沟槽的侧面的部分形成沟道。上述半导体开关元件是沿与上 述漂移层的表面平行的横向流过电流的横型MOSFET。
[0277] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域还包括第2导电型部分。上述第2杂质区 域配置在上述漂移层的表层部，与上述基区分离。上述沟槽沿与上述漂移层的表面平行的 方向延伸设置。上述沟槽从上述第1杂质区域贯通上述基区达到上述漂移层。上述半导体 开关元件在上述基区中的位于上述沟槽的侧面的部分形成沟道。上述半导体开关元件是沿 与上述漂移层的表面平行的横向流过电流的横型IGBT。
[0278] 作为代替方案，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层配 置在上述半导体衬底上。在上述基区中的位于上述元件侧第1杂质区域与上述漂移层之间 的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上述第2栅极电极。上 述半导体开关元件，在上述基区的表面部分，沿与上述半导体衬底的平面方向平行的横向 形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的平面型的纵型 MOSFET。
[0279] 作为代替方案，上述第2杂质区域可以是还包括第2导电型部分的半导体衬底。 上述漂移层配置在上述半导体衬底上。在上述基区中的位于上述第1杂质区域与上述漂移 层之间的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上述第2栅极电 极。上述半导体开关元件，在上述基区的表面，沿与上述半导体衬底的平面方向平行的横向 形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的平面型的纵型 IGBT。
[0280] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部，与上述基区分离。在上述基区中的位于上述第1杂质区域与上述 漂移层之间的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上述第2栅 极电极。上述半导体开关元件，在与上述第1栅极电极及上述第2栅极电极对置的上述基 区的表面部分，在与上述漂移层的表面平行的横向上形成沟道。上述半导体开关元件是沿 与上述漂移层的表面平行的方向流过电流的平面型的横型MOSFET。
[0281] 作为代替方案，上述基区也可以配置在上述漂移层的表层部。上述元件侧第1杂 质区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配 置在上述漂移层的表层部，与上述基区分离。在上述基区中的位于上述第1杂质区域与上 述漂移层之间的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上述第2 栅极电极。上述半导体开关元件，在与上述第1栅极电极及上述第2栅极电极对置的上述 基区的表面，在与上述漂移层的表面平行的横向上形成沟道。上述半导体开关元件是沿与 上述漂移层的表面平行的方向流过电流的平面型的横型IGBT。
[0282] 作为代替方案，上述元件侧栅极电极可以具有第2栅极电极。上述第1栅极电极 与第2栅极电极分离。上述第2栅极电极隔着上述栅极绝缘膜从上述第1杂质区域配置到 上述漂移层。在将栅极电压施加到上述元件侧栅极电极时，上述第2栅极电极作为半导体 开关元件驱动用栅极发挥功能。半导体开关元件驱动用栅极对上述基区形成将上述第1杂 质区域与上述漂移层连接的沟道。
[0283] 进而，半导体装置可以还具有：第1沟槽，从上述元件侧第1杂质区域达到上述基 区；以及第2沟槽，从上述元件侧第1杂质区域贯通上述基区达到上述漂移层。上述第1栅 极电极配置在上述第1沟槽内，第2栅极电极配置在与第1沟槽不同的第2沟槽内，提供沟 槽栅构造。上述半导体开关元件具有沟槽栅构造。
[0284] 作为代替方案，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层 配置在上述半导体衬底上。上述第1沟槽从上述第1杂质区域配置到上述基区的中途的规 定位置。上述第2沟槽从上述第1杂质区域贯通上述基区达到上述漂移层。上述半导体开 关元件在上述基区中的位于上述第2沟槽的侧面的部分形成沟道。上述半导体开关元件是 沿上述半导体衬底的垂直方向流过电流的纵型M0SFET。
[0285] 作为代替方案，上述第2杂质区域可以是含有第2导电型部分的半导体衬底。上 述漂移层配置在上述半导体衬底上。上述第1沟槽从上述第1杂质区域配置到上述基区的 中途的规定位置。上述第2沟槽从上述第1杂质区域贯通上述基区达到上述漂移层。上述 半导体开关元件在上述基区中的位于上述第2沟槽的侧面的部分形成沟道。上述半导体开 关元件是沿上述半导体衬底的垂直方向流过电流的纵型IGBT。
[0286] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部，与上述基区分离地配置。上述第1沟槽沿与上述漂移层的表面平 行的方向延伸设置。上述第1沟槽从上述第1杂质区域配置到上述基区的中途的规定位置。 上述第2沟槽沿与上述漂移层的表面平行的方向延伸设置。上述第2沟槽从上述第1杂质 区域贯通上述基区达到上述漂移层。上述半导体开关元件在上述基区中的位于上述第2沟 槽的侧面的部分形成沟道。上述半导体开关元件是沿与上述漂移层的表面平行的横向流过 电流的横型M0SFET。
[0287] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第2导电型区域。上述第2杂质区域 配置在上述漂移层的表层部，与上述基区分离地配置。上述第1沟槽沿与上述漂移层的表 面平行的方向延伸设置。上述第1沟槽从上述第1杂质区域配置到上述基区的中途的规定 位置。上述第2沟槽沿与上述漂移层的表面平行的方向延伸设置。上述第2沟槽从上述第 1杂质区域贯通上述基区而达到上述漂移层。上述半导体开关元件在上述基区中的位于上 述第2沟槽的侧面的部分形成沟道。上述半导体开关元件是沿与上述漂移层的表面平行的 横向流过电流的横型IGBT。
[0288] 作为代替方案，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层 配置在上述半导体衬底上。在上述基区中的位于上述元件侧第1杂质区域与上述漂移层之 间的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及第2栅极电极。上述 半导体开关元件，在与上述第2栅极电极对置的上述基区的表面，沿与上述半导体衬底的 平面方向平行的横向形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过 电流的平面型的纵型M0SFET。
[0289] 作为代替方案，上述第2杂质区域可以是含有第2导电型部分的半导体衬底。上 述漂移层配置在上述半导体衬底上。在上述基区中的位于上述第1杂质区域与上述漂移层 之间的部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上述第2栅极电极。 上述半导体开关元件，在与上述第2栅极电极对置的上述基区的表面，沿与上述半导体衬 底的平面方向平行的横向形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向 流过电流的平面型的纵型IGBT。
[0290] 作为替代方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部与上述基区分离地配置。在上述基区中的位于上述第1杂质区域与 上述漂移层之间的不同部分的表面上，隔着上述栅极绝缘膜配置有上述第1栅极电极及上 述第2栅极电极。上述半导体开关元件，在与上述第2栅极电极对置的上述基区的表面，沿 与上述漂移层的表面平行的横向形成沟道。上述半导体开关元件是沿与上述漂移层的表面 平行的横向流过电流的平面型的横型M0SFET。
[0291] 作为代替方案，上述基区配置在上述漂移层的表层部。上述第1杂质区域配置在 该基区的表层部。上述第2杂质区域具有第2导电型区域。上述第2杂质区域配置在上述 漂移层的表层部，与上述基区分离地配置。在上述基区中的位于上述第1杂质区域与上述 漂移层之间的部分的表面上的不同的位置，隔着上述栅极绝缘膜配置有上述第1栅极电极 及上述第2栅极电极。上述半导体开关元件，在与上述第2栅极电极对置的上述基区的表 面，沿与上述漂移层的表面平行的横向形成沟道。上述半导体开关元件是沿与上述漂移层 的表面平行的横向流过电流的平面型的横型IGBT。
[0292] 作为代替方案，半导体装置可以还具有深度相同的第1沟槽及第2沟槽。上述第 2杂质区域是第1导电型的半导体衬底。上述漂移层配置在上述半导体衬底上。上述第1 沟槽及第2沟槽分别从上述元件侧第1杂质区域贯通上述基区达到上述漂移层。上述元件 侧栅极电极具有第2栅极电极。上述第1栅极电极配置在第1沟槽内，第2栅极电极配置 在与第1沟槽不同的第2沟槽内。上述半导体开关元件在上述基区中的位于上述第2沟槽 的侧面的部分形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的 纵型M0SFET。配置在上述第1沟槽内的上述栅极绝缘膜具有比中间位置深的第1部分和比 中间位置浅的第2部分。中间位置比上述基区的顶部深、并且比上述漂移层的顶部浅。上 述第1部分比上述第2部分厚度厚。
[0293] 作为代替方案，半导体装置可以还具有深度相同的第1沟槽及第2沟槽。上述第 2杂质区域是第1导电型的半导体衬底。上述漂移层配置在上述半导体衬底上。第1沟槽 及第2沟槽分别从上述元件侧第1杂质区域贯通上述基区达到上述漂移层。上述元件侧栅 极电极具有第2栅极电极。上述第1栅极电极配置在第1沟槽内，第2栅极电极配置在与 第1沟槽不同的第2沟槽内。上述半导体开关元件在上述基区中的位于上述第2沟槽的侧 面的部分形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的纵型 M0SFET。位于上述第1沟槽的侧面的上述基区具有比中间位置浅的第1区域和比中间位置 深的第2区域。中间位置比上述基区的上部深、并且比上述漂移层的上部浅。上述第2区 域比上述第1区域杂质浓度高。
[0294] 作为代替方案，也可以是，上述续流二极管配置在第1芯片中，上述半导体开关元 件配置在与第1芯片不同的第2芯片中。
[0295] 作为代替方案，也可以是，上述第1栅极电极隔着上述栅极绝缘膜从上述二极管 侧第1杂质区域配置到上述第2导电型区域的中途的规定位置。
[0296] 作为代替方案，上述元件侧栅极电极可以具有第2栅极电极和第3栅极电极。上 述第2栅极电极隔着上述栅极绝缘膜从上述元件侧第1杂质区域配置到上述基区的中途的 规定位置。第3栅极电极隔着上述栅极绝缘膜从上述元件侧第1杂质区域配置到上述漂移 层的中途的规定位置。当将栅极电压施加到上述元件侧栅极电极时，上述第3栅极电极作 为半导体开关元件驱动用栅极发挥功能。半导体开关元件驱动用栅极在上述基区中形成将 上述第1杂质区域与上述漂移层连接的沟道。
[0297] 作为代替方案，上述第1芯片可以还具有第1沟槽。第1沟槽从上述二极管侧第 1杂质区域达到上述第2导电型层。上述第1栅极电极配置在第1沟槽内。上述第2芯片 可以还具有第2沟槽及第3沟槽。第2沟槽从上述元件侧第1杂质区域达到上述基区。第 3沟槽从上述元件侧第1杂质区域贯通上述基区达到上述漂移层。第2栅极电极配置在第 2沟槽内，第3栅极电极配置在第3沟槽内，提供沟槽栅构造。上述半导体开关元件具有沟 槽栅构造。
[0298] 作为代替方案，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层 配置在上述半导体衬底上。上述第1沟槽从上述二极管侧第1杂质区域配置到上述第2导 电型层的中途的规定位置。上述第2沟槽从上述元件侧第1杂质区域配置到上述基区的中 途的规定位置。上述第3沟槽从上述第1杂质区域贯通上述基区达到上述漂移层。上述半 导体开关元件在上述基区中的位于上述第3沟槽的侧面的部分形成沟道。上述半导体开关 元件是沿上述半导体衬底的垂直方向流过电流的纵型M0SFET。
[0299] 作为代替方案，上述第2杂质区域可以是含有第2导电型部分的半导体衬底。上 述漂移层配置在上述半导体衬底上。上述第2沟槽从上述元件侧第1杂质区域配置到上述 基区的中途的规定位置。上述第3沟槽从上述元件侧第1杂质区域贯通上述基区达到上述 漂移层。上述半导体开关元件在上述基区中的位于上述第3沟槽的侧面的部分形成沟道。 上述半导体开关元件是沿上述半导体衬底的垂直方向流过电流的纵型IGBT。
[0300] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部，与上述基区分离地配置。上述第2沟槽沿与上述漂移层的表面平 行的方向延伸设置，从上述元件侧第1杂质区域配置到上述基区的中途的规定位置。上述 第3沟槽沿与上述漂移层的表面平行的方向延伸设置，从上述元件侧第1杂质区域贯通上 述基区达到上述漂移层。上述半导体开关元件在上述基区中的位于上述第3沟槽的侧面的 部分形成沟道。上述半导体开关元件是沿与上述漂移层的表面平行的横向流过电流的横型 M0SFET。
[0301] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第2导电型部分。上述第2杂质区域 配置在上述漂移层的表层部，与上述基区分离地配置。上述第2沟槽沿与上述漂移层的表 面平行的方向延伸设置，从上述元件侧第1杂质区域配置到上述基区的中途的规定位置。 上述第3沟槽沿与上述漂移层的表面平行的方向延伸设置，从上述元件侧第1杂质区域贯 通上述基区达到上述漂移层。上述半导体开关元件在上述基区中的位于上述第3沟槽的侧 面的部分形成沟道。上述半导体开关元件是沿与上述漂移层的表面平行的横向流过电流的 横型IGBT。
[0302] 作为代替方案，上述第2杂质区域可以是第1导电型的半导体衬底。上述漂移层 配置在上述半导体衬底上。在上述基区中的位于上述元件侧第1杂质区域与上述漂移层之 间的部分的表面上，隔着上述栅极绝缘膜配置有上述第2栅极电极及第3栅极电极。上述 半导体开关元件在与上述第3栅极电极对置的上述基区的表面，沿与上述半导体衬底的平 面方向平行的横向形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方向流过电 流的平面型的纵型M0SFET。
[0303] 作为代替方案，上述第2杂质区域可以是含有第2导电型部分的半导体衬底。上 述漂移层配置在上述半导体衬底上。在上述基区中的位于上述元件侧第1杂质区域与上述 漂移层之间的部分的表面上，隔着上述栅极绝缘膜配置有上述第2栅极电极及第3栅极电 极。上述半导体开关元件，在与上述第3栅极电极对置的上述基区的表面，沿与上述半导体 衬底的平面方向平行的横向形成沟道。上述半导体开关元件是沿上述半导体衬底的垂直方 向流过电流的平面型的纵型IGBT。
[0304] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第1导电型。上述第2杂质区域配置 在上述漂移层的表层部，与上述基区分离地配置。在上述基区中的位于上述元件侧第1杂 质区域与上述漂移层之间的部分的表面上的不同位置，隔着上述栅极绝缘膜配置有上述第 2栅极电极及上述第3栅极电极。上述半导体开关元件，在与上述第3栅极电极对置的上述 基区的表面，沿与上述漂移层的表面平行的横向形成沟道。上述半导体开关元件是沿与上 述漂移层的表面平行的横向流过电流的平面型的横型M0SFET。
[0305] 作为代替方案，上述基区可以配置在上述漂移层的表层部。上述元件侧第1杂质 区域配置在该基区的表层部。上述第2杂质区域具有第2导电型区域。上述第2杂质区域 配置在上述漂移层的表层部，与上述基区分离地配置。在上述基区中的位于上述元件侧第1 杂质区域与上述漂移层之间的部分的表面上的不同位置，隔着上述栅极绝缘膜配置有上述 第2栅极电极及上述第3栅极电极。上述半导体开关元件，在与上述第3栅极电极对置的 上述基区的表面，沿与上述漂移层的表面平行的横向形成沟道。上述半导体开关元件是沿 与上述漂移层的表面平行的横向流过电流的平面型的横型IGBT。
[0306] 作为代替方案，上述第1芯片可以还具有第1沟槽。第1沟槽从上述二极管侧第 1杂质区域贯通上述第2导电型层达到上述第1导电型层。上述第1栅极电极配置在上述 第1沟槽内。配置在上述第1沟槽内的上述栅极绝缘膜具有比中间位置深的第1部分和比 中间位置浅的第2部分。中间位置比上述第2导电型层的上部深、并且比上述第1导电型 层的上部浅。上述第1部分比上述第2部分厚度厚。
[0307] 作为代替方案，上述第1芯片可以还具有第1沟槽。第1沟槽从上述二极管侧第 1杂质区域贯通上述第2导电型层达到上述第1导电型层。上述第1栅极电极配置在上述 第1沟槽内。位于上述第1沟槽的侧面的上述第2导电型层具有比中间位置浅的第1区域 和比中间位置深的第2区域。中间位置比该第2导电型层的上部深、并且比上述第1导电 型层的上部浅。上述第2区域比上述第1区域杂质浓度高。
[0308] 作为代替方案，上述元件侧栅极电极可以具有第2栅极电极。第2栅极电极隔着 上述栅极绝缘膜从上述基区的中途的规定位置配置到上述漂移层。上述第1栅极电极及上 述第2栅极电极由不同功函数的材料构成。基于功函数的差，对上述第1栅极电极施加的 栅极电压也被施加到上述第2栅极电极。
[0309] 按照本公开的第二技术方案，在上述第一技术方案所述的半导体装置的控制方法 中，从使上述续流二极管进行二极管动作的状态向使上述半导体开关元件导通的状态切 换；在上述切换时，在使上述半导体开关元件导通之前，对上述第1栅极电极施加栅极电 压，在上述第2导电型层中的隔着上述栅极绝缘膜与上述第1栅极电极对置的部分形成反 型层。
[0310] 上述半导体装置的控制方法，在从使FWD进行二极管动作的定时向使半导体开关 元件导通的定时切换时，能够抑制注入过剩载流子而减少存在于第2导电型层内的过剩载 流子，能够降低恢复损失。此外，由于通过仅对第1栅极电极施加栅极电压而形成反型层、 对第2栅极电极不施加任何电压从而能够实现恢复损失的降低，所以即使对第2栅极电极 施加由干扰带来的栅极电压，也不易超过使半导体开关元件导通的阈值。因而，能够做成不 易发生由干扰带来的自开启的构造的半导体装置。
[0311] 按照本公开的第三技术方案，半导体装置具备：第1导电型半导体层；第1导电型 的漂移层，配置在上述第1导电型半导体层之上，比上述第1导电型半导体层杂质浓度低； 第2导电型的基区，在上述漂移层之上、并且与上述第1导电型半导体层相反地形成；第1 导电型杂质区域，形成在上述基区之上，比上述漂移层浓度高；第2导电型杂质层，形成在 比上述基区深的位置，与基区接触；沟槽，从上述基区的表面形成，沟槽沿长度方向延伸设 置，上述第1导电型杂质区域及上述基区配置在沟槽的两侧；栅极绝缘膜，形成在上述沟槽 的表面；栅极电极，在上述沟槽内，通过上述栅极绝缘膜形成；表面电极，与上述第1导电型 杂质区域及上述基区电连接；背面电极，形成在上述第1导电型半导体层中的作为与上述 漂移层相反侧的面的背面侧。在向上述栅极电极施加电压时，在位于上述沟槽的侧面的、上 述基区的表面部形成反型层。经由上述第1导电型杂质区域、反型层及上述漂移层，在上述 表面电极及上述背面电极之间流过电流，提供反型的纵型半导体开关元件。在上述基区与 上述漂移层之间提供PN结，提供进行二极管动作的续流二极管。半导体开关元件和续流二 极管配置在1个芯片中。沟槽具有第1沟槽和第2沟槽。第1沟槽比上述基区深并且达到 上述漂移层。第2沟槽以与第1沟槽相同的深度达到上述第2导电型杂质层，并且比上述 第2导电型杂质层的底部浅。上述栅极电极具有用来驱动上述纵型半导体开关元件的驱动 用栅极电极、和用来在形成有上述续流二极管的位置在上述基区中形成反型层的二极管用 栅极电极。驱动用栅极电极配置在第1沟槽内。二极管用栅极电极配置于第2沟槽。
[0312] 在上述半导体装置中，使用相同深度的第1、第2沟槽形成用来驱动纵型半导体开 关元件的驱动用栅极电极和用来在FWD侧形成反型层的二极管用栅极电极。并且，关于二 极管用栅极电极，形成在形成第2导电型杂质层的区域，并做成了配置二极管用栅极电极 的第2沟槽不达到漂移层的构造。如果使用这样的构造的半导体装置，则使载流子的注入 效率下降。因而，即使不需要不同深度的沟槽栅极，也能够同时实现回流损失的降低和恢复 损失的降低。
[0313] 作为代替方案，上述第2导电型杂质层可以是形成在上述基区的下部的第2导电 型体层。
[0314] 作为代替方案，上述驱动用栅极电极的长度方向可以与上述二极管用栅极电极的 长度方向平行。上述驱动用栅极电极和上述二极管用栅极电极配置为具有规定的形成比例 的条状。关于此情况下的驱动用栅极电极8a与二极管用栅极电极8b的形成比例可以任意 地设定。
[0315] 作为代替方案，半导体装置可以还具有：驱动用栅极配线，与上述驱动用栅极电极 连接；二极管用栅极配线，与上述二极管用栅极电极连接。上述驱动用栅极配线被从上述驱 动用栅极电极中的上述长度方向的一端引出。上述二极管用栅极配线被从上述二极管用栅 极电极中的上述长度方向的另一端引出。如果这样，则在具备纵型半导体开关元件、FWD的 单元区域的外周，可以不做成将驱动用栅极配线l〇a与二极管用栅极配线10b双方重叠配 置的布局，能够容易地进行配线布局。
[0316] 作为代替方案，可以是，与向上述驱动用栅极电极施加电压时、形成反型层的情况 下的阈值相比，向上述二极管用栅极电极施加电压时、形成反型层的情况下的阈值更低。如 果这样，则能够容易利用二极管用栅极电极的附近而形成较多的反型层，所以能够容易地 进行载流子抽取。此外，关于用来对各栅极电极施加电压的栅极驱动电路侧，也由于能够减 小向二极管用栅极电极的施加电压而能够降低电路负担。
[0317] 作为代替方案，上述纵型半导体开关元件可以是纵型M0SFET。上述第1导电型杂 质区域是源极区域。上述表面电极是源极电极。上述背面电极是漏极电极。
[0318] 作为代替方案，半导体装置可以还具有第2导电型半导体层，配置在上述漂移层 的一面。上述第1导电型半导体层配置在上述漂移层的一面。上述纵型半导体开关元件是 纵型IGBT。上述第1导电型杂质区域是发射极区域。上述第1导电型半导体层是阴极区 域。上述第2导电型半导体层是集电极区域。上述表面电极是发射极电极。上述背面电极 是集电极电极。
[0319] 按照本公开的第四技术方案，在将上述第三技术方案的半导体装置串联连接两 个、并且在两个上述半导体装置的接触点处连接感应负载而得到的装置的控制方法中，将 在配置于上侧的上述半导体装置中具备的上述纵型半导体开关元件从截止状态切换为导 通状态，并且将在配置于下侧的上述半导体装置中具备的上述续流二极管从导通动作状态 切换为截止动作状态；在将上述上侧的上述半导体装置中具备的上述纵型半导体开关元件 从截止状态切换为导通状态之前，对在上述下侧的上述半导体装置中具备的上述二极管用 栅极电极施加栅极电压，对位于配置上述二极管用栅极电极的上述第2沟槽的侧面处的上 述基区形成反型层。
[0320] 根据这样的装置的控制方法，使载流子的注入效率下降。因而，即使不需要不同深 度的沟槽栅极，也能够同时实现回流损失的降低和恢复损失的降低。
[0321] 本发明以优选的实施例为参考进行了记述，但本发明应理解为并不限定于该实施 例及构造。本发明也包括各种变形例及等同范围内的变形。此外，应理解为，适当的各种组 合及形态、或者在它们中仅包括一种要素、包括更多或较少要素的其他组合或形态也包含 在本发明的范畴或技术范围内。
【权利要求】
1. 一种半导体装置，其特征在于， 具备： 第1导电型半导体层（101、142); 第1导电型的漂移层（102)，配置在上述第1导电型半导体层（101U42)之上，且比上 述第1导电型半导体层（101U42)杂质浓度低； 第2导电型的基区（103)，在上述漂移层（102)之上、并且与上述第1导电型半导体层 (101、142)相反地形成； 第1导电型杂质区域（104)，形成在上述基区（103)之上，比上述漂移层（102)浓度高； 第2导电型杂质层（103a、130)，形成在比上述基区（103)深的位置，与基区（103)接 触； 沟槽（106)，从上述基区（103)的表面形成，沟槽（106)沿长度方向延伸设置，上述第1 导电型杂质区域（104)及上述基区（103)配置在沟槽（106)的两侧； 栅极绝缘膜（107)，形成在上述沟槽（106)的表面； 栅极电极（108)，在上述沟槽（106)内，通过上述栅极绝缘膜（107)而形成； 表面电极（109)，与上述第1导电型杂质区域（104)及上述基区（103)电连接；以及 背面电极（112)，形成在上述第1导电型半导体层（101U42)中的作为与上述漂移层 (102)相反侧的面的背面侧； 在向上述栅极电极（108)施加电压时，在位于上述沟槽（106)侧面的、上述基区（103) 的表面部形成反型层； 经由上述第1导电型杂质区域（104)、反型层及上述漂移层（102)，在上述表面电极 (109)及上述背面电极（112)之间流过电流，提供反型的纵型半导体开关元件； 在上述基区（103)与上述漂移层（102)之间提供PN结，提供进行二极管动作的续流二 极管； 半导体开关元件和续流二极管配置在1个芯片中； 沟槽（106)具有第1沟槽（106a)和第2沟槽（106b); 第1沟槽（106a)比上述基区（103)深并且达到上述漂移层（102); 第2沟槽（106b)以与第1沟槽（106a)相同的深度达到上述第2导电型杂质层（103a、 130)，并且比上述第2导电型杂质层（103a、130)的底部浅； 上述栅极电极（108)具有驱动用栅极电极（108a)和二极管用栅极电极（108b)，该驱动 用栅极电极（l〇8a)用来驱动上述纵型半导体开关元件，该二极管用栅极电极（108b)用来 在形成有上述续流二极管的位置在上述基区（103)中形成反型层； 驱动用栅极电极（l〇8a)配置在第1沟槽（106a)内； 二极管用栅极电极（l〇8b)配置于第2沟槽（106b)。
2. 如权利要求1所述的半导体装置，其特征在于， 上述第2导电型杂质层（103a)是形成在上述基区（103)的下部的第2导电型体层 (103a)。
3. 如权利要求1所述的半导体装置，其特征在于， 上述驱动用栅极电极（108a)的长度方向与上述二极管用栅极电极（108b)的长度方向 平行； 上述驱动用栅极电极（108a)和上述二极管用栅极电极（108b)配置为具有规定的形成 比例的条状。
4. 如权利要求3所述的半导体装置，其特征在于， 该半导体装置还具有： 驱动用栅极配线（ll〇a)，与上述驱动用栅极电极（108a)连接；以及 二极管用栅极配线（ll〇b)，与上述二极管用栅极电极（108b)连接； 上述驱动用栅极配线（ll〇a)被从上述驱动用栅极电极（108a)中的上述长度方向的一 端引出； 上述二极管用栅极配线（ll〇b)被从上述二极管用栅极电极（108b)中的上述长度方向 的另一端引出。
5. 如权利要求1所述的半导体装置，其特征在于， 与向上述驱动用栅极电极（108a)施加电压时、形成反型层的情况下的阈值相比，向上 述二极管用栅极电极（l〇8b)施加电压时、形成反型层的情况下的阈值更低。
6. 如权利要求1所述的半导体装置，其特征在于， 上述纵型半导体开关元件是纵型MOSFET ; 上述第1导电型杂质区域（104)是源极区域； 上述表面电极（109)是源极电极； 上述背面电极（112)是漏极电极。
7. 如权利要求1所述的半导体装置，其特征在于， 该半导体装置还具有第2导电型半导体层（141)，该第2导电型半导体层（141)配置在 上述漂移层（102)的一面； 上述第1导电型半导体层（142)配置在上述漂移层（102)的一面； 上述纵型半导体开关元件是纵型IGBT ; 上述第1导电型杂质区域（104)是发射极区域； 上述第1导电型半导体层（142)是阴极区域； 上述第2导电型半导体层（141)是集电极区域； 上述表面电极（109)是发射极电极； 上述背面电极（112)是集电极电极。
8. -种装置的控制方法，对将权利要求1?7中任一项所述的半导体装置串联连接两 个、并且在两个上述半导体装置的接触点处连接感应负载（120)而得到的装置进行控制， 其特征在于， 将在配置于上侧的上述半导体装置中具备的上述纵型半导体开关元件从截止状态切 换为导通状态，并且将在配置于下侧的上述半导体装置中具备的上述续流二极管从导通动 作状态切换为截止动作状态； 在将上述上侧的上述半导体装置中具备的上述纵型半导体开关元件从截止状态切换 为导通状态之前，对在上述下侧的上述半导体装置中具备的上述二极管用栅极电极（108b) 施加栅极电压，对位于配置上述二极管用栅极电极（l〇8b)的上述第2沟槽（106b)的侧面 处的上述基区（103)形成反型层。
【文档编号】H01L29/40GK104157685SQ201410381270
【公开日】2014年11月19日 申请日期:2011年7月27日 优先权日:2010年7月27日
【发明者】西角拓高, 山本刚, 水野祥司, 住友正清, 藤井哲夫, 榊原纯, 山口仁, 服部佳晋, 田口理惠, 桑原诚 申请人:株式会社电装