对消除鳍部的有源区中的随机掺杂波动(randomdopant fluctuat1n)可以是至关重要的。
[0049]2.FinFET 操作
[0050]图1A示出了 FinFET的三维示图。图1A的FinFET包括形成在鳍部115上的源极102、漏极104、及栅极106，其中，栅极位于源极102与漏极104之间。源极102和漏极104具有结深114，并且栅极限定有源区110。如示出的，栅极106环绕有源区110，并且响应于施加的栅极电压在有源区110中形成导电沟道。在实施方式中，有源区110通过体硅加工流程制作。形成有源区110的硅(silicon)在有源区110下面延伸，形成阱(well) 108，其可能引起不希望的子鳍部漏电通路(leakage path) 112，其中，子鳍部漏电通路112允许电流绕开(bypass)有源区110。
[0051]图1A的FinFET使用电场来控制穿过有源区110在源极102与漏极104之间流动的沟道的形状和导电性。例如，通过影响沟道的尺寸与形状，栅极106允许电子或者电子空穴穿过有源区110流动或者防止电子穿过有源区110流动。FinFET的相对栅极和鳍部结构提供了比平面FET更好的沟道控制，因为FinFET的栅极以三维方式环绕有源区110并且因此与平面FET相比，控制沟道的更多表面。
[0052]在实施方式中，图1A的FinFET可以是N型或者P型。例如，N型FinFET可掺杂有施主杂质，使得相比电子空穴电荷载体其具有更多的电子电荷载体。P型FinFET可掺杂有受主杂质，使得相比电子电荷载体其具有更多的电子空穴电荷载体。
[0053]3.包括抗穿通部的FinFET
[0054]如上所述，有源区110在源极102与漏极104之间形成导电沟道。此外，如上所述，当使用体硅加工流程形成有源区110时，有源区110的硅在有源区110的下面延伸。该延伸可导致通过子鳍部漏电通路112的漏电流。
[0055]为了减少通过子鳍部漏电通路112的漏电流，可在图1A的FinFET中插入掺杂层。图1B是示出通过抗穿通部(PTS) 116形成的该掺杂层植入到图1A的FinFET中的二维示图。PTS 116是植入的掺杂层，该掺杂层减轻来自子鳍部泄漏通路112的漏电流。例如，在实施方式中，如果源极102和漏极104是P型，则PTS 116可以是N型。因此，PTS 116具有与源极和漏极互补(即，相反的)的掺杂分布。
[0056]图1C是示出有源区110和PTS 116的二维示图。在图1C中，阱108的硅向上延伸以形成有源区110。PTS 116位于有源区110的下面以减少来自有源区110的漏电流。在实施方式中，FinFET器件可包括彼此相邻并使用浅沟槽隔离(STI) 118彼此分开的多个鳍部。
[0057]在PTS 116减小漏电流的同时，PTS 116还在有源区110的沟道区域引入一些掺杂物。理想地，有源区110应该是无掺杂的以使图1B的FinFET实现更好的性能。引入到有源区110的掺杂对于具有相对短的栅极的器件是有问题的。增加栅极106的尺寸可稍微减轻引入到有源区110的掺杂，但是该技术不利地增加器件的整体尺寸。
[0058]4.具有无惨杂本体块(Undoped Body Bulk)的 FinFET
[0059]本公开的实施方式提供用于在不增加器件的尺寸的情况下减少存在于鳍部的有源部件中的掺杂物的量的系统和方法。例如，本公开的实施方式提供用于形成FinFET的鳍部中的PTS的系统和方法，当与传统的FinFET中的掺杂分布相比时其实现小的掺杂分布。在实施方式中，该较小的掺杂分布使用外延生长技术实现，这在下面更详细地说明。
[0060]图2A示出具有多个鳍部201的FinFET的示图，其中，PTS 206使用传统技术形成。在图2A中，鳍部201从阱202延伸，并且STI 206将鳍部201彼此分开。每个鳍部201具有有源区204。在实施方式中，PTS 206通过将PTS 206植入到鳍部201形成，而无需首先使鳍部201的一部分凹进。该植入可能需要大量能量并且可以引起来自植入PTS 206的掺杂遍及鳍部201扩散。如图2A中所示，PTS 206的掺杂分布有点大(例如，具有厚度207)，这不希望地引起掺杂物存在于有源区204中。
[0061]图2B示出具有多个鳍部201的FinFET的示图，其中，PTS按照根据本公开的实施方式的系统和方法形成。例如，在本公开的实施方式中，在PTS 208形成之前使鳍部201的部分凹进，然后使有源区204外延生长。因此，当FinFET根据本公开的实施方式形成时，不需要PTS 208的植入。如图2B中所示，当与在图2A中示出的PTS 206的厚度207相比时，PTS208的厚度209更小。这些更小的PTS 208明显减小存在于有源区204中的掺杂物的量。在实施方式中，无掺杂FinFET体对于消除有源区204中的随机掺杂物波动(RDF)可以是至关重要的。
[0062]例如，当更多掺杂物存在于有源区中时，可能需要较高的电源电压以引起沟道穿过有源区流动。如果PTS 206是植入的而不是根据本公开的实施方式形成的，则在有源区204中可能存在明显的掺杂物量变化。因此，所供应的跨过有源区204的电压的量可能必须足够高以支持最坏情况。本公开的实施方式减小有源区204中的RDF。因此，减小用于支持跨过有源区204的沟道必需的最小电压，导致用于图2B的FinFET的减少的功耗。
[0063]5.FinFET 制作
[0064]现在将参考图3A-图3J描述在图2B中示出的用于形成较小掺杂分布的系统和方法。图3A示出了在形成浅沟槽隔离(STI) 306之后的体FinFET的示图。在图3A中，凹槽302的基材(例如，硅)向上延伸以形成鳍部304。STI 306被刻到基材中以使鳍部304分开。
[0065]为了将PTS插入到鳍部304，鳍部304的硅的部分被去除使得可形成PTS。图3B是示出去除图3A的鳍部304的一部分的示图。在图3B中，去除鳍部304的硅的一部分以形成鳍部304的无源区308。例如，在实施方式中，可使用受控硅凹进工艺去除鳍部304的硅。在实施方式中，该受控硅凹进工艺可使用外延工具和氯化氢(HCl)化学蚀刻工艺，或者其他刻蚀工艺。
[0066]在一些情况下，晶体管设计者可能希望制造具有鳍部和/或具有不同掺杂类型的PTS的FinFET。例如，设计者可能希望具有一些N型PTS (例如，如果相应的源极和漏极是P型)和一些P型PTS (例如，如果相应的源极和漏极是N型)。在这种情况下，在N型或P型掺杂被添加至一些鳍部时，抗蚀剂掩模可用于遮蔽器件的一部分。图3C示出了放置在无源区308a和308b的顶部上的抗蚀剂掩模310。无源区308c未被抗蚀剂掩模310遮蔽，允许在无源区308c的顶部上添加掺杂。在图3D中，使用浅低能量植入工艺在无源区308c的顶部上添加掺杂物，形成PTS 312。例如，在实施方式中，PTS 312可以是用于相应的N型源极和漏极的P型PTS。例如，P型PTS 312可使用硼(B)、铝(Al)、或者铟(In)形成。本领域的技术人员将认识到可为P型源极和漏极形成N型PTS 312。
[0067]接下来，在掺杂物被添加到无源区308a和308b的同时，可将抗蚀剂掩模放置在无源区308c的顶部上。图3E示出了在无源区308a和308b的顶部上添加掺杂物的同时使用抗蚀剂掩模314来覆盖PTS 312和无源区308c。在实施方式中，N型PTS 316a和316b可形成在无源区308a和308b的顶部上。例如，N型PTS 316a和316b可使用磷(P)或者砷(As)形成。在形成N型PTS 316a和316b之后，可去除抗蚀剂掩模314。
[0068]因为在为每个鳍部形成有源区之前添加用于形成PTS 312和316的掺杂物，所以没有理由担心在PTS 312和316的形成过程中来自PTS 312和316的掺杂物进入该沟道区域。与此相反，在传统FinFET制作过程中，PTS 206的植入导致掺杂物被引入到有源区204。因此，本公开的实施方式避免在PTS形成过程中将掺杂物引入到沟道区域。
[0069]在添加PTS 312和316之后，可使用外延生长技术在PTS 312和316的顶部上形成FinFET的有源区。在实施方式中，在使用该外延生长技术之前，可清洁(clean)PTS 312和316的顶部上的区域使得外延能够在没有杂质被引入到外延中的情况下生长。例如，可使用利用氟化氢(HF)的清洁过程。HF去除PTS 312和PTS 316的顶部上的表面氧化物。在该清洁处理之后，使用外延生长技术在PTS 312和PTS 316的顶部上使有源区的硅生长。在实施方式中，STI 306用作使有源区318的硅生长的样板(te