mplate)。
[0070]图3F示出了使用STI 306作为样板在PTS 312和PTS 316的顶部生长的有源区318。在实施方式中，用于形成有源区318的外延生长过程和清洁过程导致有源区318的厚度相对于PTS 312和316以及无源区308增加。该增加的厚度导致有源区318中的从PTS312和316以及无源区308向外延伸的轻微的凹口 320。在实施方式中，这些凹口提供使用外延生长技术在PTS 312和316的顶部上形成有源区318的硅的证据。这些凹口 320不存在于植入PTS 206的有源区204中。如上所述，该外延生长技术产生具有更小掺杂分布的鳍部，其减少了存在于FinFET的有源区中的掺杂物的量。
[0071]图3G是示出当使用外延生长技术形成PTS 316a时有源区318a中的凹口 320a的更详细的示图。应注意，图3G旨在给出根据本公开的实施方式鳍部的大小的粗略估计(无限制性)并且没有必要按比例绘制。在形成有源区318之后，栅极可放置在有源区318上面以环绕有源区318，例如，如在图1A的三维示图中示出的。图3H示出了有源区318的顶部上的栅极322的添加。
[0072]本文中，如图3中所示，每个无源区308可被称为鳍部的第一部分，而每个有源区318可被称为第二部分，其中，第一部分和第二部分通过PTS 316分开。
[0073]6.示例性实施方式
[0074]在实施方式中，有源区318的宽度为约10纳米(nm)。在实施方式中，PTS 312和316的厚度为约1nm至20nm。在实施方式中，凹口 320的长度为约2nm。在实施方式中，PTS 312和316可使用掺杂外延技术生长而不是植入在无源区308的顶部。例如，PTS 312和316可使用掺杂的硅(Si)、锗(Ge)、磷(P)等生长。
[0075]在实施方式中，按照根据本公开的实施方式的技术形成的PTS可成形为类似“V”形。例如，当在图3B中示出的硅凹进过程中硅未均匀地凹进时，可能引起该V形。图31示出了具有V形的PTS 324的根据本公开的实施方式的FinFET。在实施方式中，V形的PTS324可根据无源区308的方位和/或用于形成无源区308的凹进过程来形成。
[0076]图3J是根据本公开的实施方式的FinFET的鳍部和栅极的更详细的示图。图3J示出了环绕有源区318c的栅极322b。在实施方式中，栅极氧化层326使栅极322b的金属与有源区318c分开。另外，在实施方式中，可围绕栅极322b的金属形成高介电常数(高-K)层328。在实施方式中，引入高-K层328以减少漏电流。
[0077]7.方法
[0078]图4是根据本公开的实施方式的用于形成具有小掺杂分布的FinFET的鳍部的方法的流程图。在步骤400，去除晶体管的鳍部的第一部分以形成鳍部的剩余部分。例如，在实施方式中，来自体FinFET结构的鳍部304的硅被蚀刻掉以形成无源区308。
[0079]在步骤402，在鳍部的剩余部分的顶部上形成PTS层。例如，在实施方式中，PTS层312可形成在无源区308的顶部上。在实施方式中，在一个或多个其他无源区308上形成PTS层312的同时，可使用一个或多个抗蚀剂掩模310或314遮蔽一个或多个无源区308。例如，在抗蚀剂掩模310遮蔽无源区308a和308b的同时，P型PTS层312可形成在无源区308c的顶部上。在抗蚀剂掩模314遮蔽无源区308c和PTS层312的同时，N型PTS层316a和316b可形成在无源区308a和308b的顶部上。
[0080]在步骤404中，鳍部的第二部分形成在PTS层的顶部上。例如，在实施方式中，可使用外延生长技术在PTS 312和316的顶部上形成有源区318。在实施方式中，在形成有源区318之前清洁PTS 312和316的表面。另外，在实施方式中，使用在有源区318中形成凹口 320的外延生长技术形成有源区318。
[0081]8.优势
[0082]当根据本公开的实施方式形成PTS时，存在于有源区318中的掺杂物的量减少。另外，存在的掺杂物的量从鳍部至鳍部的变化减小。从鳍部至鳍部的掺杂物变化的减小有利地使根据本公开的实施方式形成的FinFET能够被供应较低的操作电压。例如，因为对于存在于每个鳍部中的掺杂物的量具有增加的置信度(confidence)，所以对于需要供应至每个鳍部以使每个鳍部支持沟道的电压的量具有增加的置信度。因此，本公开的实施方式有利地降低对晶体管的功率需求。
[0083]9.结论
[0084]应理解的是，【具体实施方式】而非摘要旨在用于解释权利要求。摘要可阐述由发明人预期的本公开的一个或多个而非所有的示例性实施方式，因此在任何情况下，其并非旨在限制本公开和所附权利要求。
[0085]已经借助示出具体功能及其关系的实施的功能构建模块对本公开进行了描述。本文中为了便于描述，任意地限定了这些功能构建模块的边界。只要适当执行具体功能及其关系，就可限定可替换的边界。
[0086]【具体实施方式】的以上说明将充分揭示本公开的一般实质，使得在不脱离本公开的一般构思的情况下，通过应用本领域技术范围内的知识，可针对各种应用容易地修改和/或调整这些【具体实施方式】，而无需进行过度的试验。因此，基于本文中所给出的教导和指示，这样的适配和修改旨在落在所公开的实施方式的等效含义和范围之内。应当理解的是，本文中的短语或术语是为了进行描述的目的而非限制，使得本说明书的术语或短语要由技术人员在按照该教导和指示的情况下进行解释。
[0087]虽然上面已经描述了本公开的各种实施方式，但是应理解的是，仅仅通过示例而非限制性地呈现了这些实施方式。对于相关领域的技术人员显而易见的是，在不背离本公开的实质和范围的情况下，可在其中进行形式和细节上的各种变化。因此，本公开的宽度和范围不应通过任何上述示例实施方式来限制。
【主权项】
1.一种鳍式场效应晶体管，包括: 源极； 漏极；以及 鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括: 第一部分， 第二部分，其中，所述第二部分在所述源极与所述漏极之间形成导电沟道，并且其中，所述第二部分比所述第一部分宽，以及 抗穿通部，位于所述第一部分与所述第二部分之间。2.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二部分包括位于所述抗穿通部上方的凹口。3.根据权利要求2所述的鳍式场效应晶体管，其中，所述凹口的长度为2纳米。4.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二部分的宽度为10纳米。5.根据权利要求1所述的鳍式场效应晶体管，其中，所述抗穿通部的厚度为10纳米。6.根据权利要求1所述的鳍式场效应晶体管，其中，所述第一部分使用硅凹进工艺形成，并且其中，所述第二部分使用外延生长工艺形成在所述第一部分的顶部上。7.—种鳍式场效应晶体管，包括: 源极； 漏极；以及 鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括: 无源区，从所述鳍式场效应晶体管的阱区形成， 抗穿通部，位于所述无源区上方，以及 有源区，位于所述抗穿通部上方，其中，所述有源区在所述源极与所述漏极之间形成导电沟道，并且其中，所述有源区包括在所述有源区的硅中的从所述抗穿通部和所述无源区向外延伸的凹口。8.根据权利要求7所述的鳍式场效应晶体管，进一步包括: 第二源极； 第二漏极；以及 第二鳍部，位于所述第二源极与所述第二漏极之间，其中，所述第二鳍部包括第二抗穿通部。9.一种形成鳍式场效应晶体管的方法，所述方法包括: 使用硅凹进工艺去除晶体管的鳍部的第一部分以形成所述鳍部的剩余部分； 在所述鳍部的剩余部分的顶部上形成抗穿通部；并且 使用外延生长工艺在所述抗穿通部的顶部上形成所述鳍部的第二部分。10.根据权利要求9所述的方法，其中，所述鳍部的剩余部分是所述鳍部的无源区，并且其中，所述第二部分是所述鳍部的有源区。
【专利摘要】本发明涉及具有无掺杂本体块的鳍式场效应晶体管。提供了用于实现基于无掺杂本体块硅的器件，诸如场效应晶体管(FET)和鳍式场效应晶体管(FinFET)的系统和方法。在实施方式中，一旦形成抗穿通部(PTS)层，使用外延生长技术来形成FinFET的鳍部的有源区的硅。在实施方式中，根据本发明的实施方式的外延生长技术制造在有源区中具有小凹口的鳍部。
【IPC分类】H01L21/336, H01L29/78, H01L29/36
【公开号】CN105097935
【申请号】CN201510268708
【发明人】肖姆·波诺斯, 赫曼特·维纳亚克·德什潘德
【申请人】美国博通公司
【公开日】2015年11月25日
【申请日】2015年5月22日
【公告号】EP2947695A1, US20150340502