层15A的介电常数高于该第二介电层18C的介电常数。
[0056]通过本发明的实施，可以避免半导体晶片过度抛光所造成沟槽内的浅碟化(dishing)效应，而提升半导体装置的表面平整度，避免周围的金属连线倒塌或断裂的情形。此外，由于使用较高介电常数的第一介电层15A于较大尺寸的第一沟槽隔离结构13中，当第一沟槽隔离结构13的上方具有大面积电感元件时，可以呈现较低的涡电流(eddycurrent)，以避免半导体装置产生过热的问题。此外，在较大尺寸的第一沟槽隔离结构13中使用较高介电常数的第一介电层15A，更可降低大面积电感元件的噪声以提升高频性能。
[0057]图2A至图2G为本发明另一具体实施例的一种制造半导体装置的浅沟槽隔离结构的方法的流程示意图。
[0058]首先，如图2A所示，提供基板20,其上方依序形成衬垫氧化层(pad oxide)21以及第一图案化光致抗蚀剂层22。在本具体实施例中，基板20可为硅基板、II1-V族半导体基板、蓝宝石(sapphire)基板、绝缘层上有娃(silicon on Insulator, SOI)基板、或其他各种上面提供有电子元件的基板。在本具体实施例中，衬垫氧化层21可由热氧化法或沉积法所形成。
[0059]接着，如图2B所示，对应第一图案化光致抗蚀剂层22，以蚀刻技术，在基板20中形成第一沟槽23与第二沟槽26。在本具体实施例中，第一沟槽23的面积优选为大于10000 μ m2，且其深度优选为大约200到500nm，第二沟槽26的面积小于第一沟槽23，且其深度优选为大约200到500nm。
[0060]在移除第一图案化光致抗蚀剂层22后，形成内衬层(liner) 24于第一沟槽23与第二沟槽26中，接着并且沉积第一介电层25，以覆盖第一沟槽23中与第二沟槽26中的内衬层24以及基板20上的衬垫氧化层21，如图2C所示。在本具体实施例中，内衬层24可由热氧化法所形成的氧化物或沉积法所形成的氧化物、氮化物或氮氧化物。在本具体实施例中，第一介电层25可为氮化硅，或其他介电系数高于氧化硅的高介电常数材料。
[0061]接着，实行拉回(pull back)步骤，以蚀刻方式将第一介电层25的部分移除，使得第一沟槽23与第二沟槽26的顶部边缘的部分衬垫氧化层21暴露出来，如图2D所示。
[0062]接着，沉积第二介电层28，覆盖于基板20中的第一沟槽23中的第一介电层25A、第二沟槽26中的第一介电层25B以及基板20上的第一介电层25C，如图2E所示。在本具体实施例中，第二介电层28较佳者为氧化硅，其可通过沉积的方式形成。
[0063]接着，以化学机械研磨(CMP)除去第二介电层28,直到露出第一介电层25C为止，如图2F所示。
[0064]最后，分别选择性蚀刻第二介电层28A与28B以及第一介电层25C，以获得如图2G所示的结构。在本具体实施例中，第一沟槽23的面积大于第二沟槽26的面积。第一沟槽23由第一介电层25A与第二介电层28C所构成，第二沟槽26由第一介电层25B与第二介电层28D所构成。
[0065]因此，通过图2A至图2G所示的方法，可以形成如图2G所示的一种半导体装置的浅沟槽隔离结构。该结构包括:一半导体基板20，其具有一第一沟槽隔离结构23与一第二沟槽隔离结构26。第一沟槽隔离结构23包括一第一介电层25A与一第二介电层28C,且第二沟槽隔离结构26包括一第一介电层25B与一第二介电层28D。在本具体实施例中，第一沟槽隔离结构23的面积大于第二沟槽隔离结构26的面积，而且第一介电层25A的介电常数高于该第二介电层28C的介电常数。
[0066]通过本发明的实施，可以避免半导体晶片过度抛光所造成沟槽内的浅碟化(dishing)效应，而提升半导体装置的表面平整度，避免周围的金属连线倒塌或断裂的情形。此外，由于使用较高介电常数的第一介电层25A于较大尺寸的第一沟槽隔离结构23中，当第一沟槽隔离结构23的上方具有大面积电感元件时，可以呈现较低的涡电流(eddycurrent)，以避免半导体装置产生过热的问题。此外，在较大尺寸的第一沟槽隔离结构23中使用较高介电常数的第一介电层25A，更可降低大面积电感元件的噪声以提升高频性能。
[0067]虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种制造半导体装置的浅沟槽隔离结构的方法，包括以下步骤: 提供一基板，其上方依序形成一衬垫氧化层以及一第一图案化光致抗蚀剂层； 对应该第一图案化光致抗蚀剂层，在该基板中形成一第一沟槽； 在移除该第一图案化光致抗蚀剂层后，沉积一第一介电层于该第一沟槽中以及该基板上； 提供一第二图案化光致抗蚀剂层，以对应该第二图案化光致抗蚀剂层，在该第一介电层中形成一开口以及于该基板中形成一第二沟槽； 在移除该第二图案化光致抗蚀剂层后，沉积一第二介电层，覆盖于该基板中的该第一沟槽中、该第二沟槽中以及该基板上的第一介电层； 以化学机械研磨除去该第二介电层，直到露出该第一介电层为止；以及 选择性移除该基板上的该第一介电层； 其中该第一沟槽的面积大于该第二沟槽的面积，而且该第一介电层的介电常数高于该第二介电层。2.如权利要求1所述的方法，还包括在沉积该第一介电层之前的一步骤:形成一内衬层于该第一沟槽中。3.如权利要求1所述的方法，还包括在沉积该第二介电层之前的一步骤:形成一内衬层于该第二沟槽中。4.如权利要求3所述的方法，还包括在形成一内衬层于该第二沟槽中之前的一步骤:实行拉回(pull back)步骤，以将该第一介电层的部分移除，使得该第一沟槽与该第二沟槽的顶部边缘的部分衬垫氧化层暴露出来。5.如权利要求1所述的方法，其中该第一沟槽的面积大于10000μ m2。6.如权利要求1所述的方法，其中该第一沟槽的深度大约为200到300nm，且该第二沟槽的深度大约为300到500nm。7.—种制造半导体装置的浅沟槽隔离结构的方法，包括以下步骤: 提供一基板，其上方依序形成一衬垫氧化层以及一第一图案化光致抗蚀剂层； 对应该第一图案化光致抗蚀剂层，在该基板中形成一第一沟槽以及一第二沟槽； 在移除该第一图案化光致抗蚀剂层后，沉积一第一介电层于该第一沟槽中、该第二沟槽中以及该基板上； 沉积一第二介电层，覆盖于该基板中的该第一沟槽中、该第二沟槽中以及该基板上的第一介电层； 以化学机械研磨除去该第二介电层，直到露出该第一介电层为止；以及 选择性移除该基板上的该第一介电层； 其中该第一沟槽的面积大于该第二沟槽的面积，而且该第一介电层的介电常数高于该第二介电层。8.如权利要求7所述的方法，还包括在沉积该第一介电层之前的一步骤:形成一内衬层于该第一沟槽与该第二沟槽中。9.如权利要求7所述的方法，还包括在形成该第二介电层之前的一步骤:实行拉回(pull back)步骤，以将该第一介电层的部分移除，使得该第一沟槽与该第二沟槽的顶部边缘的部分衬垫氧化层暴露出来。10.如权利要求7所述的方法，其中该第一沟槽的面积大于10000μ m2。11.如权利要求7所述的方法，其中该第一沟槽与该第二沟槽的深度大约为200到500nmo12.—种半导体装置的浅沟槽隔离结构，包括: 半导体基板，其具有第一沟槽隔离结构与第二沟槽隔离结构； 其中该第一沟槽隔离结构包括第一介电层与第二介电层，且该第二沟槽隔离结构至少包括一第二介电层； 其中该第一沟槽隔离结构的面积大于该第二沟槽隔离结构的面积，而且该第一介电层的介电常数高于该第二介电层的介电常数。13.如权利要求12所述的结构，其中该第一沟槽隔离结构的深度小于该第二沟槽隔离结构。14.如权利要求13所述的结构，其中该第一沟槽隔离结构与该第二沟槽隔离结构底部还包括一内衬层。15.如权利要求13所述的结构，其中该第一沟槽隔离结构的面积大于10000μ m2。16.如权利要求13所述的结构，其中该第一沟槽隔离结构的深度大约为200到300nm，且该第二沟槽隔离结构的深度大约为300到500nm。17.如权利要求12所述的结构，其中该第二沟槽隔离结构还包括一第一介电层于该第二介电层下方。18.如权利要求17所述的结构，其中该第一沟槽隔离结构与该第二沟槽隔离结构底部还包括一内衬层。19.如权利要求17所述的结构，其中该第一沟槽隔离结构的面积大于10000μ m2。20.如权利要求17所述的结构，其中该第一沟槽隔离结构与该第二沟槽隔离结构的深度大约为200到500nm。
【专利摘要】本发明公开一种半导体装置的浅沟槽隔离结构与其制造方法。制造半导体装置的浅沟槽隔离结构的方法包括以下步骤。提供基板，其上方依序形成衬垫氧化层以及第一图案化光致抗蚀剂层；在基板中形成第一沟槽；沉积第一介电层于第一沟槽中以及基板上；提供第二图案化光致抗蚀剂层，以对应第二图案化光致抗蚀剂层，在第一介电层中形成开口以及于该基板中形成第二沟槽；沉积第二介电层，覆盖于基板中的第一沟槽中、第二沟槽中以及基板上的第一介电层；以化学机械研磨除去第二介电层，直接露出第一介电层为止；以及选择性移除基板上的第一介电层。
【IPC分类】H01L23/13, H01L21/76
【公开号】CN105280545
【申请号】CN201410354610
【发明人】陈明新, 王俞婷, 张名辉
【申请人】联华电子股份有限公司
【公开日】2016年1月27日
【申请日】2014年7月24日
【公告号】US9236289, US20160027683, US20160086843