层间绝缘膜101。在本实施方式中，作为半导体基板100而采用硅基板，作为层间绝缘膜101而采用S1j莫。再有，层间绝缘膜101不是必需的膜，也可以在半导体基板100上直接形成Μ頂电容器C。
[0040]接着，如图2 (a)所示，在层间绝缘膜101上形成下层电极102。下层电极102为A1和Ti化合物的层叠膜，例如为Ti/TiN/Al/Ti膜，例如使用溅射法来形成。Ti/TiN/Al/Ti膜是从下起依次重叠有Ti膜102a、TiN膜102b、A1膜102c、以及Ti膜102d的层叠膜。
[0041]接着，如图2 (b)所示，在下层电极102上形成绝缘膜105。关于绝缘膜105，作为一个例子，为S1N膜，该S1N膜例如通过CVD法进行堆积。
[0042]接着，如图2 (c)所示，使用平版印刷和蚀刻来对下层电极102进行图案化，形成开口 120。前述的绝缘膜105具有作为该图案化时的防反射膜的功能。也就是说，在上述平版印刷中，作为对在图案化保护层时的曝光时该曝光光在下层电极102特别是在A1膜102c反射进行防止的防反射膜发挥作用。
[0043]再有，在本实施方式中，图2 (c)所示的由于上述下层电极102的图案化而分离的下层电极E1和下层电极E2之中的下层电极E1为Μ頂电容器C的下层电极。下层电极Ε2可以作为其他Μ頂电容器C的下层电极，此外也可以作为下层布线的一部分。
[0044]接着，如图2 (d)所示，在埋入开口 120并形成层间绝缘膜106之后，通过CMP(Chemical Mechanical Polishing:化学机械研磨)法或针对表面整个表面的蚀刻对由于上述下层电极102的图案化而产生的阶梯差进行平坦化。关于本实施方式的层间绝缘膜106，作为一个例子，使用通过CVD法堆积的S1j莫。
[0045]接着，如图3 (e)所示，使用平版印刷和蚀刻来对下层电极102上的层间绝缘膜106和绝缘膜105的一部分进行图案化来除去。也就是说，使层间绝缘膜106和绝缘膜105的端部残留在下层电极102上，除去层间绝缘膜106和绝缘膜105的一部分。除去了该层间绝缘膜106和绝缘膜105的区域为Μ頂电容器形成区域130。
[0046]接着，如图3 (f)所示，在下层电极102上和层间绝缘膜106上整个表面形成绝缘膜103，在绝缘膜103上形成上层电极104，在上层电极104上形成有机类牺牲膜109。
[0047]关于本实施方式的绝缘膜103，作为一个例子，为SiN膜，例如通过CVD法进行堆积。该SiN膜与S1N膜相比相对介电常数高，作为一个例子，S1N膜的相对介电常数为约5.4，与此相对地，SiN膜的相对介电常数为约8.0。因此，将该SiN膜用作电容器绝缘膜的本实施方式的半导体装置10的Μ頂电容器C与将S1N膜用作电容器绝缘膜的现有技术的MIM电容器C相比，电容器绝缘膜的膜厚的管理变得容易，并且，能够使静电电容增加。SP，在现有技术中，在使电容器膜和防反射膜层叠的状态下进行下部电极的图案化，与此相对地，在本实施方式中，由于在电容器膜的形成前进行下层电极的图案化，所以，能够分别独立地管理电容器膜和防反射膜，因此，膜厚的管理变得容易。此外，即使为相同的静电电容，SiN膜与S1N膜相比，也能够使膜厚厚，因此，耐压也提高。再有，关于本实施方式的上层电极104，作为一个例子，为使用溅射法形成的TiN膜。
[0048]接着，如图3 (g)所示，对表面整个表面进行蚀刻，除去Μ頂电容器形成区域130以外的有机类牺牲膜109、上层电极104、以及绝缘膜103，露出层间绝缘膜106。也就是说，图3 (g)所示的工序为将残留在Μ頂电容器形成区域130的有机类牺牲膜109作为掩模来对表面整个表面进行蚀刻的工序。
[0049]接着，如图3 (h)所示，对残留在Μ頂电容器形成区域130的有机类牺牲膜109进行灰化(ashing)来除去。之后，在表面整个表面(上层电极104、绝缘膜103、以及层间绝缘膜106之上)形成层间绝缘膜111。
[0050]接着，如图4 (i)所示，例如使用平版印刷和干法蚀刻来在层间绝缘膜106和层间绝缘膜111形成通路122A、122B以及122C。在图4 (i)的例子中，通路122A包含到达上层电极104的开口，通路122B和122C包含到达下层电极102的Ti膜102d的开口。此时，通路122B和122C以不到达下层电极102的A1膜102c的方式形成。
[0051]接着，如图4 (j)所示，在通路122A、122B和122C内分别埋入作为导电部的插塞107A、107B和107C (以下，在不区别各插塞的情况下仅称为“插塞107”)。插塞107例如由钨(W)形成。
[0052]接着，如图4 (j)所示那样形成与插塞107电连接的上层布线108A、108B和108C(以下，在不区别各上层布线的情况下仅称为“上层布线108”)。上层布线108的构造也可以采用与下层电极102的构造(S卩，Ti/TiN/Al/Ti的层叠构造)相同的构造。此外，也可以在上层布线108的形成后整个表面形成例如利用等离子体SiN膜等的表面保护膜。
[0053]如以上详细叙述了的那样，根据本实施方式的半导体装置的制造方法和半导体装置，作为电容器绝缘膜而采用相对介电常数高的SiN膜，因此，与作为电容器绝缘膜而使用S1N膜的现有技术的Μ頂电容器相比较，能够使静电电容增加，并且，膜厚的管理变得更加容易。
[0054]此外，通过在上层电极104的图案化之前进行下层电极102的图案化，从而能够与电容器绝缘膜的材料无关地决定防反射膜的材料。因此，能够使防反射膜为例如S1N膜(绝缘膜105)的单层，因此，能高精度地进行形成开口 120时的图案化。
[0055]进而，根据本实施方式的半导体装置的制造方法和半导体装置，从Μ頂电容器C的上层电极104到下层侧难以发生电场集中，因此，与现有技术相比较，耐压提高。
[0056]关于该方面，参照图5和图6来更加详细地进行说明。
[0057]图5 (a)、(b)是用于说明现有技术的半导体装置90的上层电极304中的电场集中的图，是分别与图10 (c)、图11 (e)对应的图。
[0058]如由图5 (a)的虚线圆所示，在现有技术的半导体装置90的上层电极304的干法蚀刻中，由于蚀刻气体的蔓延而存在使上层电极304相对于侧面不是被平行地切削而是被倾斜地切削的情况。在经由这样的工序而完成的半导体装置90的情况下，存在电场集中在由图5(b)的虚线圆所示的被切削为锐角的上层电极304的角的部分而耐压降低的可能性。
[0059]另一方面，图6 (a)、(b)是用于说明本实施方式的半导体装置10的上层电极104的形成工序的图，是分别与图3 (e)、图1对应的图。在形成半导体装置10中的上层电极104的工序中，如图6 (a)所示，蚀刻是针对形成上层电极104之前的层间绝缘膜106和绝缘膜105进行的。因此，虽然层间绝缘膜106和绝缘膜105被切削为锥形状而具有锐角部分，但是，在完成的半导体装置10中，如图6 (b)的虚线圆所示，上层电极104的端部(角的部分)形成为钝角，缓和电场的集中。其结果是，抑制半导体装置90中的那样的耐压的降低。
[0060]在本实施方式的半导体装置10中，进而，也可以通过选择蚀刻气体来积极地使上层电极104的端部为钝角。
[0061]S卩，关于上述蚀刻中的蚀刻气体，通常使用C4FS/Ar (氩)/02气体等各向异性更强(蔓延少)的气体。将其改变为例如各向异性更弱(蔓延大)的CHF3/C0气体来进行层间绝缘膜106和绝缘膜105的蚀刻。通过这样做，从而上层电极104的端部被高精度地形成为钝角，更可靠地缓和电场的集中，因此，更可靠地抑制半导体装置10的耐压的降低。
[0062][第二实施方式]
参照图7至图9来对本实施方式的半导体装置的制造方法和半导体装置进行说明。
[0063]图7概略性地示出了本实施方式的半导体装置50的概略结构，图8和图9概略性地示出了本实施方式的半导体装置的制造方法中的主要的处理。
[0064]如图7所示，半导体装置50包含半导体基板200、层间绝缘膜201、下层电极202、绝缘膜203、绝缘膜205、上层电极204、插塞207、以及上层布线208而构成。
[0065]将下层电极202、绝缘膜203、上层电极204作为主要部分来构成本实施方式的Μ頂电容器C。绝缘膜203为Μ頂电容器C的电容器绝缘膜，在本实施方式中，作为绝缘膜203而采用SiN膜。绝缘膜203的膜厚根据Μ頂电容器C的静电电容等来决定。
[0066]接着，参照图8和图9，对半导体装置50的制造方法进行叙述。
[0067]在本实施方式的Μ頂电容器C的形成时，首先，在半导体基板200上形成层间绝缘膜201。在本实施方式中，作为半导体基板200而采用硅基板，作为层间绝缘膜201而采用Si02 膜。
[0068]