接着，如图8 (a)所示，在层间绝缘膜201上形成下层电极202。下层电极202为A1和Ti化合物的层叠膜，例如为Ti/TiN/Al/Ti膜，例如使用溅射法来形成。Ti/TiN/Al/Ti膜是从下起依次重叠有Ti膜202a、TiN膜202b、A1膜202c、以及Ti膜202d的层叠膜。
[0069]接着，如图8 (b)所示，在下层电极202上形成绝缘膜203，在绝缘膜203上形成上层电极204。关于绝缘膜203，在本实施方式中，作为一个例子，为SiN膜，例如通过CVD法进行堆积。如前述的那样，该SiN膜与S1N膜相比相对介电常数高。因此，作为电容器绝缘膜而使用SiN膜的本实施方式的Μ頂电容器C的静电电容能够比使用S1N膜的现有技术的Μ頂电容器大。此外，即使为相同的静电电容，SiN膜与S1N膜相比，也能够使膜厚厚，因此，耐压也提高。再有，关于本实施方式的上层电极204，作为一个例子，采用使用溅射法来形成的TiN膜。
[0070]接着，如图8 (c)所示，使用平版印刷和蚀刻来对上层电极204进行图案化，形成MIM电容器形成区域230。此时，在Μ頂电容器形成区域230以外的部分也残留绝缘膜203，防止在上述蚀刻时产生的反应生成物附着于Μ頂电容器C的侧壁部分而成为耐压不好的原因。
[0071]接着，如图8 (d)所示，使用平版印刷和蚀刻来对Μ頂电容器形成区域230以外的区域的绝缘膜203的一部分进行图案化来除去。此时，以绝缘膜203的外周与Μ頂电容器形成区域230的外周相比充分宽阔的方式即以绝缘膜203充分宽阔地覆盖Μ頂电容器形成区域230的方式对绝缘膜203进行图案化。通过像这样做，从而能够抑制在绝缘膜203的蚀刻中反应的反应生成物附着于上层电极204而使耐压降低。
[0072]接着，在表面整个表面(上层电极204、绝缘膜203以及下层电极202之上)形成绝缘膜205。在本实施方式中，作为绝缘膜205的一个例子，采用S1N膜。
[0073]接着，如图9 (e)所示，使用平版印刷和蚀刻来形成开口 220，对下层电极202进行图案化。该平版印刷中的防反射膜为作为绝缘膜205的S1N膜单层，因此，与现有技术相比较，膜厚的管理是容易的。此外，没有由于蚀刻而被切削的情况，因此，能够抑制膜厚偏差，能够大幅度地减小平版印刷的完成偏差。
[0074]接着，在形成层间绝缘膜206之后，如图9 (f)所示，使用平版印刷和干法蚀刻在层间绝缘膜206形成通路222A、222B和222C。在图9 (f)的例子中，通路222A包含到达上层电极204的开口，通路222B和222C包含到达下层电极202的Ti膜202d的开口。此时，通路222B和222C以不到达下层电极202的A1膜202c的方式形成。
[0075]接着，如图9 (f)所示，在通路222A、222B和222C内分别埋入作为导电部的插塞207A、207B和207C (以下，在不区别各插塞的情况下仅称为“插塞207”)。插塞207例如由钨(W)形成。
[0076]接着，如图9 (f)所示，形成与插塞207电连接的上层布线208A、208B和208C (以下，在不区别各上层布线的情况下仅称为“上层布线208”)。上层布线208的构造也可以采用与下层电极202的构造(S卩，Ti/TiN/Al/Ti的层叠构造)相同的构造。
[0077]如以上详细描述了的那样，根据本实施方式的半导体装置的制造方法和半导体装置，作为电容器绝缘膜而采用相对介电常数高的SiN膜，因此，与作为电容器绝缘膜而使用S1N膜的现有技术的Μ頂电容器相比较，能够使静电电容增加并且使耐压的劣化抑制。
[0078]此外，采用使在下层电极202的图案化时使用的防反射膜即绝缘膜205为S1N膜单层并且该S1N膜在制造工序中不会被切削的结构。其结果是，绝缘膜205的膜厚的管理变得容易，因此，绝缘膜205的膜厚的偏差与以往相比大幅度地减小，其结果是，平版印刷的偏差变小，能够实现更高精度的布线图案化。
[0079]附图标记的说明 10,50,90半导体装置
100、200、300半导体基板(硅基板)
101、111、201、301层间绝缘膜(S1j莫)
102,202,302下层电极
102a、202a、302a Ti 膜102b、202b、302b TiN 膜102c、202c、302c A1 膜102d、202d、302d Ti 膜103、203绝缘膜(SiN膜)
104,204,304 上层电极(TiN 膜)
105、205、305绝缘膜(S1N 膜)
106、206、306层间绝缘膜(S1j莫)
107、207、307插塞
108、208、308上层布线 109有机类牺牲膜 120、220 开口122、222、322 通路130、230、330 MIM电容器形成区域303绝缘膜(S1N膜)
C MIM电容器L L型部。
【主权项】
1.一种半导体装置的制造方法，其中，包含: 在基板上形成下层电极的工序； 覆盖所述下层电极的周围和所述下层电极的上表面端部来形成第一绝缘膜的工序；沿着所述下层电极的所述上表面端部以外的上表面中央部和所述第一绝缘膜的侧面和上表面形成第二绝缘膜的工序；以及 在所述第二绝缘膜上形成上层电极的工序。2.根据权利要求1所述的半导体装置的制造方法，其中， 形成所述下层电极的工序包含: 在所述基板上形成下层金属层的工序； 在所述下层金属层上形成第三绝缘膜的工序；以及 对所述第三绝缘膜和所述下层金属层进行图案化并且利用所述下层金属层形成下层电极的工序。3.根据权利要求2所述的半导体装置的制造方法，其中， 形成所述第三绝缘膜的工序是形成对所述第三绝缘膜和所述下层金属层进行图案化时的防反射膜的工序。4.根据权利要求2或权利要求3所述的半导体装置的制造方法，其中， 形成所述第三绝缘膜的工序是形成氮氧化硅膜的工序。5.根据权利要求1所述的半导体装置的制造方法，其中， 形成所述第一绝缘膜的工序包含在基板整个表面形成第一绝缘膜之后通过化学机械研磨或整个表面蚀刻对所述第一绝缘膜的表面进行平坦化的工序。6.根据权利要求1所述的半导体装置的制造方法，其中， 形成所述第一绝缘膜的工序包含将所述第一绝缘膜的端部相对于所述下层电极的上表面形成为锐角的工序。7.根据权利要求1所述的半导体装置的制造方法，其中， 形成所述上层电极的工序包含在所述第二绝缘膜上形成上层金属层并且在所述下层电极上的所述上层金属层上选择性地形成掩模并且使用所述掩模来对所述上层金属层和所述第二绝缘膜进行图案化的工序。8.根据权利要求1所述的半导体装置的制造方法，其中，还包含: 在表面整个表面形成第四绝缘膜的工序； 通过图案化除去所述第四绝缘膜的一部分来形成使所述上层电极露出的第一开口部的工序； 通过图案化除去所述第四绝缘膜和所述第一绝缘膜的一部分来形成使所述下层电极露出的第二开口部的工序；以及 在所述第一开口部形成与所述上层电极电连接的第一导电部并且在所述第二开口部形成与所述下层电极电连接的第二导电部的工序。9.根据权利要求1所述的半导体装置的制造方法，其中， 形成所述第二绝缘膜的工序是形成氮化硅膜的工序。10.一种半导体装置，其中，包含: 下层电极，设置在基板上； 第一绝缘膜，设置在所述下层电极上并且使端部的厚度比所述端部以外的中央部的厚度厚； 上层电极，沿着所述第一绝缘膜的中央部上和端部上而设置； 第二绝缘膜，覆盖所述下层电极、所述第一绝缘膜和所述上层电极； 第一导电部，形成在贯通所述第二绝缘膜而使所述上层电极露出的开口部并且与所述上层电极电连接；以及 第二导电部，形成在贯通所述第二绝缘膜而使所述下层电极露出的开口部并且与所述下层电极电连接。11.根据权利要求10所述的半导体装置，其中， 所述上层电极的沿着所述第一绝缘膜的端部上设置的部分的下表面与所述下层电极的上表面形成的角度为钝角。12.根据权利要求10或权利要求11所述的半导体装置，其中， 所述第一绝缘膜为氮化硅膜。
【专利摘要】本发明涉及半导体装置的制造方法和半导体装置。提供一种增加静电电容并且抑制耐压的劣化的半导体装置的制造方法和半导体装置。包含：在基板上形成下层电极的工序；覆盖下层电极的周围和下层电极的上表面端部来形成第一绝缘膜的工序；沿着下层电极的上表面端部以外的上表面中央部和第一绝缘膜的侧面和上表面形成第二绝缘膜的工序；以及在第二绝缘膜上形成上层电极的工序。
【IPC分类】H01L21/822, H01L23/58
【公开号】CN105280557
【申请号】CN201510360218
【发明人】鸣泽拓郎
【申请人】拉碧斯半导体株式会社
【公开日】2016年1月27日
【申请日】2015年6月26日
【公告号】US20150380479