的第八下封装件108的下侧执行喷丸处理以形成第九下封装件109。在这种情况下，第九下封装件109包括残余应力层105、具有喷丸处理过的表面114sp的下焊盘114以及具有喷丸处理过的下表面llObp的封装基底110。在第九下封装件109上堆叠上封装件200以制造层叠封装型的第九半导体封装件19。
[0085]图12A是示出根据本发明构思的示例性实施例的包括半导体封装件的示例性存储卡的示意性框图。
[0086]参照图12A，存储卡1200包括存储器1210和存储控制器1220。存储器1210可以包括根据本发明构思的示例性实施例的半导体封装件。存储控制器1220可以控制主机1230和存储器1210之间的数据交换。静态随机存取存储(SRAM)装置1221可以用作中央处理单元1222的工作存储器。主机接口 1223可以具有连接到存储卡1200的主机的数据交换协议。纠错编码块1224可以检测并纠正从存储器1210读取的数据的错误。存储器接口 1225可以与存储器1210接口连接。中央处理单元1222可以控制存储控制器1220的数据交换。
[0087]图12B是示出根据本发明构思的示例性实施例的包括半导体封装件的示例性信息处理系统的示意性框图。
[0088]参照图12B，信息处理系统1300包括具有根据本发明构思的示例性实施例的半导体封装件的存储系统1310。信息处理系统1300可以包括移动装置或计算机。例如，信息处理系统1300可以包括通过系统总线1360电连接到存储系统1310的调制解调器1320、中央处理单元1330、RAM 1340和用户接口 1350。包括存储器(例如，闪速存储器)1311和存储控制器1312的存储系统1310可以具有与图12A中的存储卡1200的构造基本相同的构造。
[0089]存储系统1310可以存储由中央处理单元1330处理的数据或从外部输入的数据。信息处理系统1300可以被提供为存储卡、固态盘、半导体装置盘、相机图像传感器或其它应用芯片组。例如，存储系统1310可以被用作固态盘(SSD)的一部分，并且在这种情况下，信息处理系统1300可以在存储系统1310中存储大量的数据。
[0090]根据本发明的示例性实施例，利用喷丸处理来形成残余应力或者使半导体中具有残余应力以防止半导体封装件的翘曲。这种残余应力可以抑制半导体封装件的翘曲。可以提高半导体封装件的机械可靠性和/或电可靠性。
[0091]虽然已经参照本发明构思的示例性实施例示出和描述了本发明构思，但对于本领域普通技术人员而言将明了的是，在不脱离由权利要求限定的发明构思的精神和范围的情况下，可以在示例性实施例中作出形式上和细节上的各种变化。
【主权项】
1.一种半导体封装件，所述半导体封装件包括下封装件和堆叠在下封装件上的上封装件，其中，下封装件包括: 封装基底，具有上表面和下表面； 半导体芯片，设置在封装基底的上表面上； 模制层，包封半导体芯片；以及 残余应力层，设置在半导体芯片上，其中，残余应力层包括塑性形变的表面， 其中，残余应力层具有残余应力以抵消下封装件的翘曲。2.如权利要求1所述的半导体封装件，其中，半导体芯片包括未被模制层覆盖的暴露的表面，并且残余应力层与半导体芯片的暴露的表面接触。3.如权利要求2所述的半导体封装件，其中，残余应力层的塑性形变的表面包括多个第一凹痕。4.如权利要求3所述的半导体封装件，其中，残余应力层的塑性形变的表面具有第一粗糙度，并且模制层的上表面具有比第一粗糙度小的第二粗糙度。5.如权利要求3所述的半导体封装件，其中，模制层的上表面包括多个第二凹痕。6.如权利要求5所述的半导体封装件，其中，塑性形变的表面包括由所述多个第一凹痕产生的第一粗糙度，模制层的上表面包括由所述多个第二凹痕产生的第二粗糙度，并且第二粗糙度比第一粗糙度大。7.如权利要求2所述的半导体封装件，其中，模制层的上表面与半导体芯片的暴露的表面基本共面，并且残余应力层还延伸到模制层的上表面上。8.如权利要求1所述的半导体封装件，其中，封装基底的下表面包括多个第三凹痕。9.如权利要求8所述的半导体封装件，其中，封装基底还包括焊盘，其中，焊盘的表面是封装基底的下表面的一部分。10.如权利要求9所述的半导体封装件，其中，焊盘的所述表面的粗糙度比除了焊盘的所述表面之外的下表面的粗糙度小。11.一种半导体封装件，所述半导体封装件包括: 下封装件，包括下半导体芯片、下封装基底和下模制层，其中，下半导体芯片安装在下封装基底上，并且下模制层包封下半导体芯片； 上封装件，堆叠在下封装件上，其中，上封装件包括上半导体芯片、上封装基底和上模制层，并且其中，上半导体芯片安装在上封装基底上，并且上模制层包封上半导体芯片；以及 残余应力层，具有残余应力以抵消下封装件的翘曲，其中，残余应力层与下封装件接触，并且其中，残余应力层包括多个第一凹痕。12.如权利要求11所述的半导体封装件，其中，残余应力层置于下封装件和上封装件之间。13.如权利要求12所述的半导体封装件，其中，下半导体芯片包括暴露的表面，其中，下半导体芯片的暴露的表面未被下模制层覆盖并且面对上封装件，以及其中，残余应力层覆盖下半导体芯片的暴露的表面。14.如权利要求13所述的半导体封装件，其中，下模制层包括与下半导体芯片的暴露的表面基本共面的上表面，并且其中，残余应力层还覆盖下模制层的上表面的至少一部分。15.如权利要求14所述的半导体封装件，其中，下模制层的上表面包括多个第二凹痕，其中，下模制层的上表面的粗糙度比残余应力层的表面的粗糙度大，并且其中，残余应力层的所述表面面对上封装件。16.一种制造半导体封装件的方法，所述方法包括以下步骤: 提供下封装件，所述下封装件包括下封装基底、安装在下封装基底上的下半导体芯片和包封下半导体芯片的下模制层； 在下封装件上堆叠上封装件，其中，上封装件包括上封装基底、安装在上封装基底上的上半导体芯片和包封上半导体芯片的上模制层；以及 在上封装件和下封装件之间形成残余应力层，其中，残余应力层具有残余应力以抵消下封装件的翘曲， 其中，形成残余应力层的步骤包括: 在下封装件上沉积金属种子层； 对金属种子层的表面执行喷丸处理，以使金属种子层的表面塑性形变；以及 将具有塑性形变的表面的金属种子层图案化来形成残余应力层以暴露下模制层。17.如权利要求16所述的方法，其中，所述方法还包括以下步骤: 在形成残余应力层之后， 形成穿透被暴露的下模制层并暴露下封装基底的模制孔；以及 在模制孔中形成连接端子，其中，连接端子将上封装件和下封装件彼此电连接。18.如权利要求16所述的方法，其中，形成残余应力层的步骤还包括以下步骤: 在喷丸处理之前，将金属种子层图案化以暴露下模制层，其中，对金属种子层的被图案化的金属种子层和被暴露的下模制层应用执行喷丸处理的步骤。19.如权利要求18所述的方法，其中，所述方法还包括以下步骤: 在形成残余应力层之后，形成穿透下模制层并暴露下封装基底的模制孔；以及 在模制孔中形成连接端子以将上封装件和下封装件彼此电连接。20.如权利要求16所述的方法，其中，所述方法还包括对下封装基底的下表面执行喷丸处理。21.一种半导体封装件，所述半导体封装件包括: 下封装件；以及 上封装件，堆叠在下封装件上，其中，下封装件包括具有多个凹痕的表面。22.如权利要求21所述的半导体封装件，其中，下封装件包括下半导体芯片、下封装基底和下模制层， 其中，下半导体芯片安装在下封装基底的上表面上，并且下模制层包封下半导体芯片， 其中，所述多个凹痕形成在下半导体芯片的上表面和下模制层的上表面上，以及 其中，所述多个凹痕面对上封装件。23.如权利要求21所述的半导体封装件，其中，下封装件包括金属层、下半导体芯片、下封装基底和下模制层， 其中，下半导体芯片安装在下封装基底的上表面上，并且下模制层包封下半导体芯片， 其中，金属层与下半导体芯片接触， 其中，所述多个凹痕形成在金属层的上表面上，以及 其中，所述多个凹痕面对上封装件。24.如权利要求23所述的半导体封装件，其中，所述多个凹痕还形成在下模制层的上表面上。25.如权利要求23所述的半导体封装件，其中，所述多个凹痕还形成在下封装基底的下表面上。
【专利摘要】提供具有残余应力层的半导体封装件及其制造方法。所述半导体封装件包括下封装件和堆叠在下封装件上的上封装件。下封装件包括封装基底、半导体芯片、模制层和残余应力层。封装基底具有上表面和下表面。半导体芯片设置在封装基底的上表面上。模制层包封半导体芯片。残余应力层设置在半导体芯片上。残余应力层包括塑性形变的表面。残余应力层具有残余应力以抵消下封装件的翘曲。
【IPC分类】H01L23/31, H01L21/56, H01L23/28
【公开号】CN105280569
【申请号】CN201510315540
【发明人】金永培
【申请人】三星电子株式会社
【公开日】2016年1月27日
【申请日】2015年6月10日
【公告号】US20160005698