域形成OSC图案（层）27。参阅图2所示，该OSC图案27的高度大于第二金属层26的高 度，且OSC图案27高出第二金属层26的部分覆盖在源极261和漏极262上。
[0038] S15:在绝缘层、第二金属层、IGZO图案W及OSC图案上形成一平坦纯化层。
[0039] 其中，可W采用化学气相沉积、原子层外延、涂覆、瓣射W及蒸锻中的任意组合方 式在绝缘层23、第二金属层26、IGZO图案25W及OSC图案27上形成平坦纯化层28,该平 坦纯化层28用于保护阵列基板上的上述结构元件免受外界环境因素的破坏。并且，该平坦 纯化层28和绝缘层23的材质可W相同也可W不相同。
[0040] 结合图2和图3所示，第一电极条221、第一沟道263及其对应区域的源极261、漏 极262和IGZO图案25形成第一晶体管Ml,第二电极条222、第二沟道264及其对应区域的 源极261、漏极262和OSC图案27形成第二晶体管Mz,第一晶体管Mi为N沟道型MOS晶体 管，第二晶体管Mz为P沟道型MOS晶体管，且第一晶体管M1和第二晶体管M2串联形成图3 所示的CMOS反相器30。另外，公共电极24及其对应区域的漏极262和绝缘层23形成一电 谷Cl。 阳041] 其中，第一电极条221和第二电极条222分别为第一晶体管Mi和第二晶体管M2的 栅极，两者的栅极连接阵列基板的输入电压Vi。;相邻两个源极261分别为第一晶体管M1和 第二晶体管Mz的源极，第一晶体管M1的源极接地，第二晶体管M2的源极连接阵列基板的电 源电压Vdd(又称VDD);相邻两个漏极262分别为第一晶体管Mi和第二晶体管M2的漏极，两 者的漏极用于输出阵列基板的输出电压V。。,。
[00创当输入电压Vm为低电平时，输出电压V。。,为高电平；当输入电压V1。为高电平时， 输出电压V。。,为低电平。
[0043]参阅图4所示，本发明实施例在阵列基板形成奇数个首尾相连的CMOS反相器30， 所述首尾相连指的是每一CMOS反相器30的输入端连接上一个CMOS反相器30的输出端， 即每一CMOS反相器30的输出电压V。。,作为下一个CMOS反相器30的输入电压Vi。，该奇数 个CMOS反相器30首尾相连构成阵列基板的CMOS环形振荡器40,该CMOS环形振荡器可将 阵列基板的电源电压Vdd输出为时钟信号。请参阅图5所示，该时钟信号具有周期T，且该 周期T符合如下关系式，
[0045] 其中，n为CMOS反相器30的个数，为电容的大小，Vt为第一晶体管M1和第二晶 体管Mz在导通和截止之间相切换的阔值电压，0。、0P分别为IGZO图案25和OSC图案27 的相关参数，该相关参数与材料的电子迁移率、宽长之比等参数有关。应该理解到，本发明 实施例的CMOS反相器30与现有技术中的CMOS反相器的工作原理相同，该关系式中的相关 参数可参阅现有技术，此处不予寶述。
[0046] 可知，本发明实施例基于IGZO和OSC制造CMOS反相器30或CMOS环形振荡器，制 造材料为IGZO和0SC，因此所制得的阵列基板具有静态功耗低、抗干扰能力强、电源利用率 局等优点。
[0047] 上述第一至第四光罩制程所采用的光罩（mask)不同，各个光罩制程W及第一至 第四黄光制程可参阅现有技术，此处不予寶述。
[0048] 参阅图6所示，本发明实施例可在图2所示的IGZO图案25上形成一保护层60,又 称为水氧阻隔层或刻蚀阻挡层巧tch Stop Layer, E化）。该保护层60用于确保IGZO沟道 的电学性能，此时第一沟道263暴露其对应区域的保护层60而非IGZO图案25。
[0049] 本发明实施例还提供一种采用上述方法制得的具有图2所示结构的阵列基板，该 阵列基板的其他结构的制造方法可参阅现有技术。
[0050] 本发明实施例还提供一种图7所示的液晶显示面板70,其包括相对间隔设置的阵 列基板71和彩膜基板72 W及夹设于阵列基板71和彩膜基板72之间的液晶层73,该阵列 基板71可由上述方法制得。
[0051] 本发明实施例还提供一种图8所示的液晶显示装置80,其包括上述图7所示的液 晶显示面板70 W及其他组件，例如背光模组81、前框组件82。而至于其他结构，可参阅现 有技术，此处不再寶述。
[0052] 应理解，W上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利 用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征 的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护 范围内。
【主权项】
1. 一种阵列基板的制造方法，其特征在于，所述方法包括： 在衬底基材上依次形成第一金属层和绝缘层，所述第一金属层包括沿预定方向间隔排 布的第一电极条和第二电极条； 在所述绝缘层上形成沿所述预定方向间隔排布的IGZO图案，所述IGZO图案位于所述 第一电极条的上方； 在所述绝缘层和所述IGZO图案层上形成第二金属层，所述第二金属层形成有沿所述 预定方向交错排布的第一沟道和第二沟道，所述第一沟道暴露其对应区域的所述IGZO图 案，所述第二沟道暴露其对应区域的所述绝缘层且位于所述第二电极条的上方； 在所述第二沟道的对应区域形成0SC图案； 在所述绝缘层、所述第二金属层、所述IGZO图案以及所述0SC图案上形成一平坦钝化 层； 其中，所述第一电极条、所述第一沟道及其对应区域的所述第二金属层和所述IGZO图 案形成第一晶体管，所述第二电极条、所述第二沟道及其对应区域的所述第二金属层和所 述0SC图案形成第二晶体管，且所述第一晶体管和所述第二晶体管串联形成一CMOS反相 器。2. 根据权利要求1所述的方法，其特征在于，所述第一电极条和所述第二电极条均为 所述阵列基板的薄膜晶体管的栅极，所述第二金属层包括所述薄膜晶体管的源极和漏极， 沿所述预定方向，在相邻的所述源极和所述漏极之间形成所述第一沟道和所述第二沟道， 且同一所述漏极位于相邻的所述第一沟道和所述第二沟道之间。3. 根据权利要求2所述的方法，其特征在于，所述第一电极条、所述第一沟道及其对应 区域的所述源极、所述漏极和所述IGZO图案形成所述第一晶体管，所述第二电极条、所述 第二沟道及其对应区域的所述源极、所述漏极和所述0SC图案形成所述第二晶体管，且所 述阵列基板形成奇数个首尾相连的所述CMOS反相器。4. 根据权利要求3所述的方法，其特征在于，所述第一晶体管为N沟道型M0S晶体管， 所述第二晶体管为P沟道型M0S晶体管。5. 根据权利要求1所述的方法，其特征在于，在所述衬底基材上形成所述第一金属层 之后，所述方法还包括： 在所述衬底基材上形成沿所述预定方向交错排布的公共电极，每一所述公共电极位于 相邻的所述第一电极条和所述第二电极条之间，所述公共电极及对应区域的所述第二金属 层和所述绝缘层形成一电容。6. -种阵列基板，其特征在于，所述阵列基板包括： 衬底基材； 形成于所述衬底基材上的第一金属层和绝缘层，所述第一金属层包括沿预定方向间隔 排布的第一电极条和第二电极条； 形成于所述绝缘层上且沿所述预定方向间隔排布的IGZO图案，所述IGZO图案位于所 述第一电极条的上方； 形成于所述绝缘层和所述IGZO图案层上的第二金属层，所述第二金属层形成有沿所 述预定方向交错排布的第一沟道和第二沟道，所述第一沟道暴露其对应区域的所述IGZO 图案，所述第二沟道暴露其对应区域的所述绝缘层且位于所述第二电极条的上方； 形成于所述第二沟道的对应区域的osc图案； 平坦钝化层，形成于所述绝缘层、所述第二金属层、所述IGZ0图案以及所述0SC图案 上； 其中，所述第一电极条、所述第一沟道及其对应区域的所述第二金属层和所述IGZ0图 案形成第一晶体管，所述第二电极条、所述第二沟道及其对应区域的所述第二金属层和所 述0SC图案形成第二晶体管，且所述第一晶体管和所述第二晶体管串联形成一CMOS反相 器。7. 根据权利要求6所述的阵列基板，其特征在于，所述第一电极条和所述第二电极条 均为所述阵列基板的薄膜晶体管的栅极，所述第二金属层包括所述薄膜晶体管的源极和漏 极，沿所述预定方向，在相邻的所述源极和所述漏极之间形成有所述第一沟道和所述第二 沟道，且同一所述漏极位于相邻的所述第一沟道和所述第二沟道之间。8. 根据权利要求7所述的阵列基板，其特征在于，所述第一电极条、所述第一沟道及其 对应区域的所述源极、所述漏极和所述IGZ0图案形成所述第一晶体管，所述第二电极条、 所述第二沟道及其对应区域的所述源极、所述漏极和所述0SC图案形成所述第二晶体管， 且所述阵列基板形成有奇数个首尾相连的所述CMOS反相器。9. 根据权利要求8所述的阵列基板，其特征在于，所述第一晶体管为N沟道型M0S晶体 管，所述第二晶体管为P沟道型M0S晶体管。10. 根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括形成于所述衬 底基材上且沿所述预定方向交错排布的公共电极，每一所述公共电极位于相邻的所述第一 电极条和所述第二电极条之间，所述公共电极及对应区域的所述第二金属层和所述绝缘侧 形成一电容。
【专利摘要】本发明提供一种阵列基板及其制造方法，设计由IGZO图案及其对应区域的第一电极条、第一沟道和第二金属层形成CMOS反相器的第一晶体管、由OSC图案及其对应区域的第二电极条、第二沟道和第二金属层形成CMOS反相器的第二晶体管，从而实现基于IGZO和OSC制造阵列基板的CMOS反相器或CMOS环形振荡器。
【IPC分类】H01L27/12, H01L21/77, G02F1/1333
【公开号】CN105390508
【申请号】CN201510894818
【发明人】徐洪远
【申请人】深圳市华星光电技术有限公司
【公开日】2016年3月9日
【申请日】2015年12月7日