半导体元件及采用该半导体元件的装置的制作方法

专利名称：半导体元件及采用该半导体元件的装置的制作方法
技术领域：
本发明涉及半导体元件及驱动方法、和具备该半导体元件的驱动电路的 半导体装置。更详细地说，涉及在具有俘获电荷的电平的绝缘体中蓄积电荷 的半导体元件及驱动方法、和具备这种半导体元件的驱动电路的装置、例如 显示装置、液晶显示装置及接收机。
背景技术：
半导体存储器元件通常使用半导体衬底形成。另一方面，如液晶显示装 置那样使用玻璃等绝缘性衬底的装置中，在绝缘性衬底上形成半导体层，并
使用该半导体层形成薄膜晶体管(TFT)。由该TFT构成信号处理电路、装置 驱动电路。理想的是也将存储器元件与构成这些电路的TFT—起同时形成于 该绝缘性衬底上。
例如，Hung-Tse Chen等著"SID 05 Digest", p1152 - 1155， 2005年 (非专利文献1 )中^^开有一种采用了在玻璃村底等绝缘衬底上形成的氮化硅 膜的非易失性存储器元件。
图28是表示非专利文献1中公开的半导体存储装置的示意图。图中， 901是由玻璃构成的绝缘性衬底，902是底层绝缘膜，911是硅半导体层，921 是底部绝缘膜，922是电荷俘获绝缘膜(氮化硅膜)，923是顶部绝缘膜，931 是控制栅。在控制栅931的两侧的半导体层911内形成有高浓度地掺杂了 N 型杂质的扩散层区域912、 913。该结构中，作为存储器存储部起作用的栅极 绝缘膜具有ONO( Oxide - Nitride - Oxide:氧化物-氮化物-氧化物)构造。 存储信息的擦写如下进行，即，在栅极电极9n和扩散层区蜂912、 91!3之 间施加高电场，并通过福勒-诺德海姆型(FN)隧道电流从硅半导体层911 向电荷俘获绝缘膜922注入电荷。通过电荷俘获绝缘膜922中蓄积的电荷量 的多寡，电场效应晶体管即存储器元件的阈值发生变化。通过检测该阈值变 化，进行存储信息的读出。如非专利文献l中所记载，在由玻璃构成的绝缘性衬底上形成非易失性
存储器的技术中，在写入及擦除时，使用FN沟道电流进行电子相对于电荷 俘获绝缘膜922的注入或脱出。因此，存在写入及/或擦除(写入、擦除) 动作需要高电压的问题。在上述非专利文献l中，对于写入施加了 20V的高 电压，对于擦出施加40V的高电压。因此，需要用于提供用于写入、擦除的 的高电压的电源乃至升压电路，从而使制造成本升高。
另一方面，若降低写入、擦除电压，则FN沟道效率急剧降低，且写入、 擦除速度显著降低，因此，不能得到足够的存储窗。
为补偿这样的写入、擦除速度的降低，提出图29所示构造的存储器元 件(Szu - I Hsieh等著"IEEE ELECTRON DEVICE LETTERS" ，p272 -274， VOL. 27, No. 4, APRIL 2006 (非专利文献2 ))。该存储器元件中，在硅 半导体层911内的规定位置形成有晶界部941，且在该部位，在硅半导体层 911的表面形成有突起942。该存储器元件中，写入、擦除也如下进行，即， 通过在栅极电极931和N型扩散层区域912、 913之间施加高电场，通过FN 型沟道电流将电荷从硅半导体层911注入电荷俘获绝缘膜922内，由此进行 写入、擦除动作。
特别是该存储器元件中，通过在硅半导体层911的表面形成突起942, 由此电场集中在该突起942的部分，促进电荷向该部位的电荷俘获绝缘膜 922的暖道效应(卜乂氺i;y夕、、)。因此，与没有突起942的上述非专利文献 1的半导体存储装置相比，可以更低的电压进行写入、擦除。另外，图29 的存储器元件中，通过进行采用热载流子的写入、擦除，也可以以更低电压 进行写入、擦除。
另外，Hung-Tse Chen等著"IEEE ELECTRON DEVICE LETTERS" , p499 -501, VOL. 28， No. 6， JUNE 2007 (非专利文献3))中，如上述非专利文献 2，在半导体层911内的规定位置形成晶界，并在表面形成突起，并且，将 该存储器元件配置为NAND型，且写入及擦除使用FN沟道进行。通过将扩散 层区域形成为P型，并通常作成热载流子生成效率比N型器件低的P型器件， 抑制读出错误写入、即所谓的读取扰乱(！i一 KfV只夕一7、、)。
但是，该图29的存储器元件利用在晶界部941的硅半导体表面产生的 突起942。突起942的形状及大小因制造条件而容易产生偏差。非专利文献 2及非专利文献3的存储器元件由于利用向突起942的部分集中的电场，故器件特性非常依赖于突起942的形状、大小。其结果是存储器元件间的特性 偏差大。这成为使存储器的可靠性降低的很大问题，不适于量产。

发明内容
本发明是为解决上述课题而构成的，其目的在于，以低成本提供半导体 元件，该半导体元件通过以较低电压进行高速写入及擦除动作，且抑制擦写 劣化，由此具有存储窗大且可靠性高的存储特性，且适于量产。另外，其目 的还在于，提供具备这样的半导体元件的驱动电路的半导体装置、例如显示 装置、液晶显示装置及接收机。
为解决上述课题，本发明第一方面提供一种半导体元件，其特征在于， 具备半导体层，其设于绝缘衬底上；第一扩散层区域及第二扩散层区域， 其设于所述半导体层内，为P型导电类型；电荷蓄积膜，其至少覆盖第一扩 散层区域和第二扩散层区域之间的沟道区域，可自该沟道区域注入电荷；栅 极电极，其隔着所述电荷蓄积膜位于与所述沟道区域相反的一侧。
具有该结构的本发明的P型半导体元件中，根据作出本发明之际我们所 进行的试验结果，可得到足够的存储器特性、即写入特性、擦除特性、大的 窗口。这还要与图4、图22—起在后面说明。另一方面，可知知，形成于绝 缘衬底上的N型半导体元件不能得到令人满意的写入特性、擦除特性、大的 窗口等存储器特性。这也要与图3、图20、图n —起在后面说明。本发明 是基于上述见解而作出的。
作为形成于单晶半导体衬底上的非易失性存储器，与P型器件相比，N 型器件能够进行高速动作，且进行低电压动作，因此，为形成非易失性存储 器，通常认为理想的是N型器件。在单晶半导体衬底上的非易失性存储器的 情况下，写入通过将因沟道电流流动而生成的热载流子电荷注入到电荷俘获 绝纟彖膜922而进行的。该方法中，与采用了 FN型沟道电流的电荷注入相比， 可以以低电压进行高速的电荷注入，且也不需要图29中存储器元件那样的 半导体的突起。在此，通常使用N型器件。在N型器件中，对电荷俘获绝缘 膜进行电子注入，与之相对，在P型器件中，对电荷俘获绝缘膜进行空穴注 入。但是，特别是使用氧化硅膜作为底部绝缘膜时，对空穴的位垒比对电子 的位垒高，因此，P型器件的电荷注入效率低。另外，在P型器件中，虽然 由空穴形成沟道电流，但空穴在沟道中的离子化率小，且热载流子的生成效率低。另外，由于形成漏极的杂质为轻的元素即硼，故漏极端的接合陡峭度 在P型器件中减缓，且在漏极端的热载流子生成效率也低。从这些点来看，
P型器件的热载流子注入效率差，使用N型器件在低电压下可进行高速的写 入，因此，优选之。
同样，在绝缘衬底上形成存储器元件时也认为N型器件是理想的。在例 如非专利文献2中也这样认为。
但是，根据我们的试验结果得知，在绝缘衬底上形成存储器元件时，在 玻璃或树脂这样的绝缘衬底上形成的N型存储器元件不能得到令人满意的写 入特性、擦除特性、大的窗口等存储器特性。另一方面，当在绝缘衬底上形 成本来认为存储器性能不如N型存储器元件高的P型存储器元件时，却意外 发现，能够得到足够的写入特性、擦除特性、大的窗口等存储器特性。
在单晶半导体村底上形成存储器元件时，形成沟道区域的半导体的结晶 性极高，而且，在形成膜等器件形成工序中，可使用高温工艺。例如形成底 部绝缘膜可使用半导体衬底表面的热氧化法，且可使用高密度的膜。因此， 形成于单晶硅衬底上的存储器因热载流子带来的损伤较强，从而存储器擦写 可使用该热载流子注入。
另一方面，在玻璃或树脂这样的绝缘衬底上形成存储器元件时，衬底的 耐热性比单晶硅半导体衬底的低，在器件形成工序中，不能使用高温工艺。 因此，形成沟道区域的半导体层的结晶性较低，另外，底部绝缘膜的膜质不 能使用如在单晶半导体衬底上形成半导体元件时那样的高密度膜。由于这些 影响，当对形成于绝缘衬底上的N型存储器元件进行与形成于单晶半导体衬 底上的存储器同样的热载流子注入时，在半导体元件上产生大的损伤，从而 不能得到稳定的存储器特性。
实际上，在所述非专利文献l中也表示了，若使用采用了热载流子的写 入方法，则只进行五次擦写特性就会大幅度劣化(参照非专利文献1，图 3. (c))。
根据我们的试验结果得知，形成于绝缘衬底上的P型存储元件发挥独特 的机制，由此，可得到N型存储器元件所不能得到的足够的存储器特性、即 写入特性、擦除特性、大的窗口，并且给予半导体元件的损伤少。本发明是 基于这样的见解而发明的。器元件使用。另外，本发明的半导体元件可作为通过调节写入量并维持其写 入状态来调节阈值的半导体元件使用。因此，神艮据上述结构，为进行信息记 录而向电荷蓄积膜进行电荷注入，可以以较低电压对P型半导体元件进行高 速的写入或擦除动作，而且可抑制擦写劣化。其结果可实现存储窗大且可靠 性高的半导体元件。


图1A是表示本发明第一实施方式的存储器元件的概略剖面图，图1B是 平面图2是说明本发明第一实施方式的存储器元件的写入方法的图； 图3是表示作为参考的元件对本发明第 一实施方式的存储器元件的写入 特性的图4是表示本发明第一实施方式的存储器元件的写入特性的图； 图5是表示本发明第一实施方式的存储器元件的写入时阈值位移量及其 衬底加热温度依赖性的图6是表示本发明第一实施方式的存储器元件的写入时阈值位移量的沟
道宽度依赖性的图7A是表示本发明第一实施方式的存储器元件的读出时Id-Vg特性、 及将源极-漏极切换读出时的Id-Vg特性的图，是栅极电压为-12V的情 况；
图7B是表示本发明第一实施方式的存储器元件的读出时Id-Vg特性、 及将源极-漏极切换读出时的Id-Vg特性的图，是栅极电压为-15V的情 况；
图7C是表示本发明第一实施方式的存储器元件的读出时Id-Vg特性、 及将源极-漏极切换读出时的Id-Vg特性的图，使用的是采用了比图7A、 图7B的厚度厚的栅极绝缘膜的半导体元件；
图7D是表示本发明第一实施方式的存储器元件的读出时Id-Vg特性、 及将源极-漏极切换读出时的Id-Vg特性的图，使用的是采用了比图7C的 厚度厚的栅极绝缘膜的半导体元件；
图8A、 8B是本发明第一实施方式的存储器元件的各种沟道长度、沟道 宽度、漏极电压下的写入特性的例子；图9是表示适当分配沟道长度和沟道宽度和漏极电压并分别进行写入时 的写入位移量的图IOA是表示以Vgs= -12V、 - 15V、 - 18V的写入速度进行图9的分 配时的图10B是表示以Vgs = - 12V、 - 15V、 - 18V的写入速度进行图9的分 配时的图，是写入IOO毫秒时的图IOC是表示以Vgs = - 12V、 - 15V、 - 18V的写入速度进行图9的分 配时的图，是写入l秒时的图IIA是表示本发明第二实施方式的存储器元件的概略剖面图，图11B
是平面图12是表示本发明第二实施方式的存储器元件的概略图，是采用与图
IIB不同的结构时的平面图13是写入状态的电流因泄漏电流而升高的构造的平面图14是说明本发明第二实施方式的存储器元件的写入方法的图15是说明本发明第二实施方式的存储器元件的擦除方法的图16是说明在本发明第二实施方式的存储器元件中用于预测擦除时注
入的电子扩散的试验的图17A是自图16的试验得到的Id-Vg曲线的例子，为沟道长度0. 45
iam的情况，图17B是沟道长度1.2mm的情况，图17C是沟道长度1. 7 y m
的情况；
图18是表示图16的试验结果的图19是表示对本发明第二实施方式的存储器元件进行擦除动作的阈值 位移量的擦除时间依赖性、及使用FN电子注入进行擦除时的阈值位移量的 擦除时间依赖性的图20是表示相对本发明第二实施方式的存储器元件作为参考的元件的 擦除特性(擦除前、100毫秒擦除后、1秒擦除后、10秒擦除后的Id-Vg 特性)的图21是相对本发明第二实施方式的存储器元件作为参考的元件的擦除 特性(擦除前、IOO毫秒擦除后、l秒擦除后、IO秒擦除后的Id-Vg特性)， 是表示以比图20的电压高的电压进行擦除时的擦除特性的图22是表示本发明第二实施方式的存储器元件的擦除特性(擦除前、1毫秒擦除后、10毫秒擦除后、100毫秒擦除后的Id - Vg特性)；
图23是相对本发明第二实施方式的存储器元件作为参考的元件的擦除
特性及退火后的特性；
图24是表示本发明第二实施方式的存储器元件的写入后的擦除特性的
图25A、 25B是本发明第三实施方式的液晶显示装置的电路框图26是本发明第四实施方式的显示装置的电路框图27是本发明第五实施方式的接收机的结构图28是表示现有技术的非易失性存储器的概略剖面图29是表示现有技术的非易失性存储器的概略剖面图。
标^己i兌明
1存储器元件 6显示装置 7接收机
101 绝缘衬底 103层间绝缘膜 111体区
112 扩散层区域 113扩散层区域 114体接触区域
121 底部绝缘膜 122 电荷蓄积绝缘膜(氮化硅膜)
123 顶部绝缘膜 131 栅极电极 151 与栅极电极连接的端子
152 与扩散层区域112连接的端子
153与扩散层区域113连接的端子
154 与体区连接的端子
161半导体层162具有电荷蓄积功能的栅极绝缘膜171注入空穴172注入电子180直流电源
181第一电路182第二电路183第三电路
184第四电路190直流电源191第五电路
192第六电路193第七电路194第八电路
511像素电极515对置电极522电压发生电路
611存储部612DA变换器614输出电路
711显示装置(液晶显示面板)712调谐器714控制部
具体实施例方式
本发明的具有第 一特征的半导体元件中，上述绝缘衬底的热传导率可以为0. 1 ~ 9W/m . K。更优选上述绝缘衬底为热传导率为0. 5 ~ 2W/m . K的玻璃 衬底。或者上述绝缘衬底可以为热传导率为0. 1 ~ 2W/m . K的树脂衬底。
另夕卜，从上述沟道区域注入到所述电荷蓄积膜的电荷为，在电流从第一 扩散区域通过上述沟道区域流向第二扩散区域时，在受到了由上述电流产生 的热辅助的沟道区域整个面上产生载流子而得到的电荷。
另外，从上述沟道区域注入上述电荷蓄积膜的电荷为，在电流从第一扩 散层区域通过上述沟道区域流向第二扩散区域时，受到由上述电流产生的热 辅助，以在上述电荷蓄积膜中大致对称分布的方式被注入的电荷。
另外，从上述沟道区域注入上述电荷蓄积膜的电荷为，在电流从第一扩 散层区域通过上述沟道区域流向第二扩散区域时，受到上述电流产生的热辅 助，至少被第一扩散层区域附近的上述电荷蓄积膜俘获的电荷。
另外，从上述沟道区域注入到上述电荷蓄积膜的电荷的特征在于，在电 流从第 一扩散层区域通过上述沟道区域流向第二扩散区域时，受到由上述电 流产生的热辅助而注入，且在注入了上述电荷的状态下，对第一扩散层区域 施加了基准电位且对第二扩散层区域施加了负电压时的阈值、和对第二扩散 层区域施加了基准电位且对第一扩散层区域施加了负电位时的阔值之差为 10°/。以下。
才艮据具有上述各构成的半导体元件，在为进行信息记录而对电荷蓄积膜 进行空穴注入时，在扩散层区域间流过电流，由此发生热，利用该热可高效 地实现对元件的损伤少的空穴注入。由此，存储器的窗口边缘(々^yK々 7 — -y)加宽，得到可靠性高的半导体元件，且特别是即使重复进行存储 器的擦写，损伤造成的劣化也小，且确保宽的窗口边缘。这种高性能的半导 体元件可使用绝缘衬底以低成本制造得到。
本发明的具有第一特征的半导体元件中，在上述沟道区域，上述半导体 层的上表面可以为大致平坦。根据该半导体元件，由于不需要在半导体层的 表面制作突起等复杂的工序，故可抑制制造成本，另外，由于沟道的上面为 大致平坦且为平緩的形状，故元件间的形状偏差小，可抑制元件间的特性偏 差。因此，得到适于量产的半导体元件。
本发明的具有第 一特征的半导体元件中，上述半导体层可以岛状形成于 上述绝缘衬底上。另外，可以在上述半导体层上及上述栅极电极上形成层间 绝缘膜。另外，上述层间绝缘膜的至少局部由树脂构成。另外，上述半导体层的膜厚可以为30nm 150nm。另外，上述沟道区域的沟道宽度可以为0.5 1Ltm 100jLim。另夕卜，上述沟道区域的沟道宽度可以为2 jum 20jum。另夕卜， 上述沟道区域的沟道长度可以为0. 1 |im~ 3. 4 ium。另夕卜，沟道区域的沟道长 度可以为0. 1 nim~ 2. 4 jim。另外，上述沟道区域的沟道长度可以为0. 1 jum~ 0. 9ym。另外，上述电荷蓄积膜优选具有至少由第一绝纟彖膜、具有电荷蓄积 能力的电荷蓄积膜、和第二绝缘膜构成的层叠结构。特别是优选具有上述电 荷蓄积能力的电荷蓄积膜为氮化膜或高介电膜。
根据具有这样特征的半导体元件，作为本发明的半导体元件，可得到最 佳动作的半导体元件。
本发明的具有第 一特征的半导体元件的特征在于，上述半导体层还具备 为N型导电类型的接触区域，上述接触区域与控制端子相接。另外，其特征 在于，在上述接触区域与第一扩散区域及第二扩散区域之间，形成有杂质浓 度比上述接触区域的杂质浓度低的半导体层区域。另外，在上述低浓度的半 导体层区域上具有上述栅极电极。
根据该半导体元件，通过控制端子和为N型导电类型的体接触区域的接 触，两者间的接触电阻可降低，可得到欧姆连接，因此，可提高体电位的控 制性，抑制动作偏差。
另外，由于接触区域和扩散层区域之间具有低浓度区域、特别是在该低 浓度区域上具有栅极电极，从而在接触区域和扩散层区域之间施加了反向电 压时，两者间流过的结合泄漏被极力地抑制。
另外，本发明的具有第二特征的半导体元件中，上述绝缘衬底上还具备 显示装置。
根据上述结构，由于在显示装置的面板衬底上形成有本发明的半导体元 件，故可削减外带部件自身的成本、外带部件的安装成本。另外，由于调节 的自动化容易，故可削减;险查成本。另外，由于本发明的半导体元件其栅极 绝缘膜的构造简单且必要的工序数少，故对成本削减有利。
另外，本发明的具有第三特征的半导体元件是液晶显示装置，其在面板 衬底上具备液晶显示装置和液晶驱动电路，其中，所述液晶显示装置具有 矩阵状配置的扫描线和信号线，以由所述扫描线和信号线围成的区域为一像
素并选择性地驱动与该一像素对应的像素电极的驱动电路，设于所述像素电 极和与之对置的对置电极之间的液晶；所述液晶驱动电路具有输入数字信息并将由所述数字信息确定的电压向所述对置电极输出的电压输出电路，将
数字色调数据变换为模拟的色调信号的DA变换器，具备半导体元件的存储
电路，该半导体元件存储规定所述数字色调数据和模拟色调信号的电压的相
互关系数据；所述半导体元件为权利要求1中记载的半导体元件。
根据具有上述结构的液晶显示装置，由于本发明的具有第一特征的半导 体元件形成于液晶显示装置的面板衬底上，因此，可削减外带部件自身的成 本、外带部件的安装成本。另外，由于调节的自动化容易，故可削减检查成 本。另外，由于本发明的半导体存储装置其栅极绝缘膜的构造简单且必要的 工序数少，故对成本削减有利。
另外，本发明的具有第四特征的半导体元件为接收机，其具备显示装直 和存储电路，所述存储电路具有接收图像信号的接收电路，将由所述接收 电路接收到的图像信号供给显示装置的图像信号电路，存储生成所述图像信 号所需数据的半导体元件；所述半导体元件为权利要求1中记载的半导体元 件。
根据具有上述结构的接收机，由于具备形成有本发明的具有第一特征的 半导体存储装置的显示装置，故能够以低成本实现高功能的接收机。
另外，本发明的具有第五特征的半导体元件还具备对上述绝缘村底进行 加热的加热装置。
根据具有上述结构的半导体元件，通过加热绝缘衬底，可促进空穴注入， 且可抑制注入损伤导致的元件劣化，并且可高速地进行空穴注入。
本发明的具有第六特征的半导体装置，其具备半导体元件；经由第一 开关元件与第一扩散层区域连接的第一电压施加电路；经由第二开关元件与 第二扩散层区域连接的第二电压施加电路；经由第三开关元件与上述栅极电 极连接的第三电压施加电路；其中，上述半导体元件具备半导体层，其设 于绝缘衬底上；第一扩散层区域及第二扩散层区域，其设于上述半导体层内， 为P型的导电类型；电荷蓄积膜，其至少覆盖所述半导体层内的所述第一扩 散层区域和第二扩散层区域之间的沟道区域，可自该沟道区域注入电荷；栅 极电极，其隔着上述电荷蓄积膜位于与上述沟道区域相反的一侧。
因此，根据具有上述结构的半导体装置，可提供一种为进行信息记录而 向电荷蓄积膜进行电荷注入且以较低电压对P型半导体元件进行高速的写入 或擦除动作的半导体装置，而且可抑制擦写劣化。其结果是，可驱动存储窗大且可靠性高的半导体元件。
本发明的具有第六特征的半导体装置中，第二电压施加电路及第三电压 施加电路可以输出比第 一 电压施加电路输出的电压低的电压。
根据具有上述结构的半导体装置，可实现通过在扩散层区域间流过电流 而产生热、并利用了该热的高效率的对元件的损伤少的空穴注入。通过该操 作，可对电荷蓄积膜进行空穴注入并进行信息记录。由此，得到存储器的窗 口边缘宽且可靠性高的半导体元件，特别是即使重复进行存储器的擦写，损 伤引起的劣化也小，可确保宽的窗口边缘。这种高性能的半导体装置可使用 绝缘衬底以低成本制造而得到。
另外，本发明的具有第六特征的半导体装置中，第三电压施加电路可以 输出比第二电压施加电路输出的电压低的电压。
根据具有上述结构的半导体装置，由于通过栅极电极的电场緩和扩散层 区域端部的横方向电场，故在扩散层区域端部的沖击离子化引起的热载流子 生成效率降低，给予栅极绝缘膜、栅极绝缘膜和体区的界面的损伤减少。
另外，本发明的具有第七特征的半导体装置，其具备半导体元件；经
由第一开关元件与第一扩散层区域连接的第一电压施加电路；经由第二开关
元件与第二扩散层区域连接的第二电压施加电路；经由第三开关元件与上述 栅极电极连接的第三电压施加电路；经由第四开关元件与上述体区连接的第 四电压施加电路；其中，上述半导体元件具备半导体层，其设于绝缘衬底 上；第一扩散层区域及第二扩散层区域，其设于上述半导体层内，为P型的 导电类型；体区，其至少内包上述半导体层内的第一扩散层区域和第二扩散 层区域之间的沟道区域，电荷蓄积膜；其覆盖上述沟道区域，可自该沟道区 域注入电荷；栅极电极，其隔着上述电荷蓄积膜位于与上述沟道区域相反的 一侧。
根据具有上述结构的半导体装置，为进行信息记录而向电荷蓄积膜进行 电荷注入，且能够以较低电压对P型半导体元件进行高速的写入或擦除动作， 而且可抑制擦写劣化。其结果是，可实现存储窗大且可靠性高的半导体装置。 另外，本发明的半导体装置通过调节写入量并维持该写入状态，可实现调节 了阈值的半导体装置。另外，通过控制体电位，可以以较低电压实现高速的 擦除动作。另外，由于通过电子注入进行擦除，故给予栅极绝缘膜及其界面 等损伤小，从而器件性能的劣化少。本发明的具有第七特征的半导体装置中，理想的是，上述第三电压施加 电路及第四电压施力。电路输出比第 一施加电路输出的电压高的电压。
根据具有该结构的半导体装置，由于在进行擦除时产生的载流子的 一部 分也从体接触区排出，故体电位的控制性增高，从而可减少器件间的动作偏差。
另外，本发明的具有第七特征的半导体装置中，理想的是，第二电压施 加电路输出与第 一 电压施加电路输出的电压大致相同的电压。
根据具有上述结构的半导体装置，生成高能量的载流子且该生成的载流 子中的一部分电子被栅极电极的电势吸引，而注入到栅极绝缘膜中，进行擦除。
另外，本发明的具有第七特征的半导体元件装置中，理想的是，上述第 三电压施加电路输出比上述第四电压施力。电路输出的电压高的电压。 根据具有该结构的半导体装置，可进行更高速的擦除。
另外，根据本发明的具有第七特征的半导体元件装置，具有选择性地控 制上述开关元件的解码电路。由此，可适当控制电压施加的定时、电压施加 时间、电压施加顺序。
另夕卜，根据其它观点，本发明是具有第八特征的半导体元件的驱动方法， 使用半导体元件，作为有关信息存储的操作，对第二扩散区域及上述栅极电 极施加相对于施加于第 一扩散层区域的基准电压为负的电压，使上述沟道区 域产生电流，并使其发热，由此将空穴注入上述电荷蓄积膜中，其中，上述
半导体元件具有半导体层，其设于绝缘衬底上；第一扩散层区域及第二扩 散层区域，其设于上述半导体层内，为P型的导电类型；体区，其至少内包 上述半导体层内的第 一扩散层区域和第二扩散层区域之间的沟道区域；电荷 蓄积膜，其覆盖上述沟道区域，可自该沟道区域注入电荷；栅极电极，其隔 着上述电荷蓄积膜位于与上述体区相反的 一侧。
通过上述驱动方法，可自沟道区域整个面将空穴注入栅极绝缘膜中进行 写入。通过这样进行写入，可得到具有足够的写入特性、擦除特性且大的存 储窗。
另外，本发明的上述半导体元件的驱动方法中，理想的是，作为有关信 息存储的操作，在实施方式中，施加于上述栅极电极的负的电压的绝对值比 施加于第二扩散层区域的负的电压的绝对值大。由此，可通过栅极电极的电场有效地吸引生成电子，可将写入高速化。 另外，本发明的上述半导体元件的驱动方法中，理想的是，作为关于信 息存储的操作，在实施方式中，通过对上述栅极电极及上述体区施加相对于 施加于第 一扩散层区域的基准电压为正的电压，将电子注入上述电荷蓄积膜 中。
由此，生成高能量的载流子，并将其一部分载流子拉入4册极绝缘膜并注 入，进行擦除。
另外，本发明的上述半导体元件的驱动方法中，理想的是，作为有关信 息存储的操作，向上述栅极电极及上述体区施加相对于施加于第一 P型扩散 层区域的基准电压与第二 P型扩散层区域的电位为大致相同电位的正的电 压。由此，生成高能量的载流子，并将其一部分载流子拉入栅极绝缘膜并注 入，进行擦除。
另外，本发明的上述半导体元件的驱动方法中，理想的是，在将电子注 入上述电荷蓄积膜中的操作中，向上述栅极电极施加的正的电压比向上述体 区施加的正的电压高。由此，可进行更高速的擦除。
另外，本发明的上述半导体元件的驱动方法中，理想的是，对第二扩散
层区域施加的负的电压为-6V~ -14V,对上述栅极电极施加的负的电压为 绝对值大的电压。特别是向栅极电极施加的负电压可以为-6V~ - 18V。
由此，生成具有将空穴自沟道区域整个面注入棚"f及绝缘膜所需的充分的 能量的空穴，进行写入。
另外，本发明的上述半导体元件的驱动方法中，理想的是，对上述体区 施加的正的电压为6-15V，对上述栅极电极施加的正的电压为高的电压。特 别是向栅极电极施加的负的电压可以为6V-30V。
由此，生成高能量的载流子，并将其一部分载流子拉入栅极绝缘膜并注 入，进行擦除。
本发明的具有第九特征的半导体装置中，其特征在于，在上述绝缘衬底 上还具备显示装置。
根据上述结构，由于在显示装置的面板衬底上形成有本发明的半导体元 件，故可削减外带部件自身的成本、外带部件的安装成本。另外，由于调节 的自动化容易，故可削减;险查成本。另外，由于本发明的半导体元件的栅极 绝缘膜的构造简单且所需的工序少，故对于成本削减是有利的。另外，本发明的具有第十特征的半导体装置是液晶显示装置，其特征在 于，在面板村底上具备液晶显示装置，该液晶显示装置将扫描线和信号线矩 阵状配置，且具备以由所述扫描线和信号线围成的区域为一像素并选择性地 驱动与该一像素对应的像素电极的驱动电路，且在上述像素电极和与之对置
的对置电极之间设有液晶，在上述液晶显示装置的面板衬底上具备输入数 字信息并将由上述数字信息确定的电压向上述对置电极输出的电压输出电 路、将数字色调数据变换为模拟色调信号的DA变换器、存储上述数字色调 数据和模拟色调信号的电压的相互关系的数据的上述半导体装置。
根据上述结构，由于本发明的具有第六或第七特征的半导体装置在液晶 显示装置的面板衬底上形成，故可削减外带部件自身的成本、外带部件的安 装成本。另外，由于调节的自动化容易，故可削减检查成本。另外，由于本 方面的半导体存储装置的栅极绝缘膜的构造简单且所需的工序数少，故对成 本削减是有利的。
另外，本方面的具有第十一特征的半导体装置是接受机，其特征在于， 包括显示装置，在上述显示装置的面板衬底上具备接收图像信号的接收电 路、将由上述接收电路接收到的图像信号供给显示装置的图像信号电路、存 储生成上述图像信号所需的数据的上述半导体装置。
根据上述结构，由于具备形成有本发明的具有第六或第七特征的半导体 装置的显示装置，故可以以低成本实现高功能的接收机。
另外，本发明的具有第十二特征的半导体装置的特征在于，还具备加热 上述绝缘衬底的加热装置。
才艮据上述结构，通过加热绝缘衬底，可促进空穴注入且抑制注入损伤引 起的元件劣化，并且可高速地进行空穴注入。
如上所述，根据本发明的具有第一特征的半导体元件，读出电流小、读 出电流大的这两个信息存储状态分别通过空穴注入、电子注入实现。前者的 空穴注入使用的是，通过流过电流使元件发热，利用该热促进空穴注入的效 果，因此，具有损伤劣化少，即使局部产生损伤也可以通过由热造成的退火 效果使其恢复。另外，虽然通过损伤少的电子注入实现，但由于是读出电流 大的信息存储状态，故可增大两信息存储状态之差即窗口边缘，特别是在重 复进行擦写时，也可以得到劣化小且可靠性高的半导体存储元件。
另外，根据本发明的具有第二特征的半导体元件，由于本发明的半导体元件在显示装置的面板衬底上形成，故可削减外带部件自身的成本、外带部 件的安装成本。另外，由于调节的自动化容易，故可削减检查成本。另外， 由于本发明的半导体元件其栅极绝缘膜的构造简单且必要的工序数少，故对 成本削减有利。
另外，根据本发明的具有第三特征的半导体元件，由于本发明的半导体 元件在显示装置的面板衬底上形成，故可削减外带部件自身的成本、外带部
件的安装成本。另外，由于调节的自动化容易，故可削减;险查成本。另外， 由于本发明的半导体元件其栅极绝缘膜的构造筒单且必要的工序数少，故对 成本削减有利。
另外，根据本发明的具有第四特征的半导体元件，由于具备形成有本发 明的半导体元件的显示装置，故可以以低成本实现高功能的接收机。
另外，根据本发明的具有第五特征的半导体元件，实现更高速、或更低 电压下的空穴注入。
(第一实施方式)
在以下的说明中，与信息存储相关的两个状态、所谓的写入状态和擦除 状态如下定义。
将在具有蓄积电荷功能的栅极绝缘膜中，主要蓄积有第一及第二扩散层 区域的导电类型的大部分载流子的情况定义为写入状态。而且，将主要蓄积 有与该导电类型相反类型的载流子的情况、或蓄积电荷实效上少的情况定义 为擦除状态。包含空穴和电子都被蓄积且彼此的电势抵消，实效上蓄积电荷 少的情况。
本发明的半导体元件是第 一及第二扩散层区域为P型的P沟道型半导体 元件。该情况下，将具有蓄积电荷的功能的栅极绝缘膜中主要蓄积空穴的状 态定义为写入状态，将主要蓄积电子的状态及蓄积电荷实效上少的状态定义 为擦除状态。
使用图1说明本发明第一实施方式。图1A是图1B的A-B线剖面示意 图，图1B是平面示意图。在第一实施方式的半导体元件(以下也称作存储 器元件)l中，在由玻璃衬底或树脂衬底构成的绝缘衬底101上形成底层绝 缘膜102，在底层绝缘膜102上进一步形成半导体层161。在半导体层161 上，按照隔着体区111的至少一部分的方式，形成为P型导电类型的两个扩散层区域112及113。它们作为源极区域及漏极区域起作用。
体区111为N型导电类型或本征(<乂卜U y、乂、;/夕)。在源极区域及 漏极区域起作用时，在半导体层161的表面层形成沟道区域110。形成该沟 道区域11Q的半导体层的上面成为平坦。在此，平坦是指在制造半导体层161 时有意地不形成凹凸。因此，本发明中，半导体层的上面平坦是指通过制造 通常的半导体层而能够形成的平坦性程度。例如在通过蒸镀法制造半导体层 时，是指非晶形半导体层的表面平坦性。另外，是指通过对非晶形半导体层 进行激光退火而形成CG硅时得到的平坦性。例如优选半导体层的凹凸比半 导体层膜厚小的状态，更优选凹凸的大小为10nm以下。本发明是指这样的 平坦性。有意形成凹凸的半导体层其量产性降低，也会造成元件间的特性偏 差，这是不希望的。
这样的半导体层161形成为可形成存储器元件的大小的岛状。图l表示 对每个存储器元件分离半导体层161的例子，但根据情况，也可以为使扩散 层区域112、 113中的一方或其两方共用邻接的存储器元件的方式。另外， 也可以在一个岛状半导体层161内含有存储器元件和周边电路用TFT的至少 一部分。
在半导体层161上层叠具有蓄积电荷的功能的栅极绝缘膜162，并在其 上按顺序层叠栅极电极131。体区111和栅极绝缘膜162的界面附近成为在 晶体管为接通状态时形成反转层的区域，即所谓的沟道区域110。本发明第 一实施方式的半导体存储装置其构成为，通过蓄积于栅极绝缘膜上的电荷的 多寡来改变两个扩散层区域间流过的电流。具体而言，由于在写入状态下电 流量小，在擦除状态下电流量大，因此，通过该电流量的多寡可读出存储状 态。
在这种结构的存储器元件的上部形成层间绝缘层103,使其覆盖存储器 元件及整个衬底。
绝缘衬底101由玻璃衬底或树脂衬底构成，若为透明，则可作为透射型 液晶面板等显示器使用，因此，优选使用透明的玻璃衬底和透明的树脂衬底。 另外，在使用了树脂衬底时，容易使衬底具有挠性且轻量化，并提高耐冲击 性，故优选之。对于绝缘衬底101的厚度而言，在其为玻璃衬底时通常为l鹏 左右。而且，通过半导体工艺在玻璃衬底上制作了本发明的半导体元件之后， 为使显示装置轻量化、薄型化，可以将衬底背面研削数100jum左右。在为树脂衬底的情况下，同样可以在衬底上制作了本发明的半导体元件后，将衬
底背面研削数100jum左右。
特别是在绝缘衬底101的隔热性优良的情况下，如后述，具有下述优点，
通过该热的效果可提高写入速度。因此，如S0I衬底，在硅衬底上形成了绝 缘层的衬底其散热性优良，因此，对用于本发明的半导体元件的衬底不适用。
考虑通常的硅衬底上的半导体元件时，作为衬底的结晶硅的热传导率也 根据其结晶状态而不同，但作为典型的值，有160W/m K左右的较高的热传 导率的值。因此，即使半导体元件上流过电流时产生热，也可以使该热迅速 地扩散到半导体衬底内。
另一方面，如第一实施方式，在将隔热性高的材料作为衬底101使用时， 在半导体元件内产生的热难以向下方的衬底内扩散。在进行写入动作时，如 后述，电流流向半导体元件，此时产生的焦耳热因衬底101的隔热性而难以 向下方扩散，其结果是半导体元件的温度有效地上升。
因此，本发明中使用的绝缘衬底101的隔热性越高越为优选，与硅衬底 相比，热传导率只要比其低即可。但是，现实中作为隔热性比硅衬底好的绝 缘衬底，可使用玻璃衬底、树脂衬底。
第一实施方式的存储器元件其最大特征是，具有在器件温度高时写入效 率提高的性质，即，绝缘衬底101的隔热性高会带来高写入效率。
例如，在使用例如水晶衬底作为绝缘衬底101时，可设定为比半导体衬 底低的热传导率值8 ~ 9W/m ■ K。
另夕卜，在使用玻璃衬底时，具有更低的热传导率，取2W/m'K以下的值、 作为典型值取0. 5~ 1. 5W/m . K左右的热传导率值，因此，衬底101可具有 高的隔热性。
另外，作为树脂衬底，例如聚碳酸酯树脂、聚^风树脂、聚曱基戊烯树脂、 聚芳酯树脂、聚酰亚胺树脂、苯酚醛树脂等树脂具有较高的耐热性，可更有 效地使用。这些树脂的热传导率虽然根据材质及密度而不同，但市场上提供 具有低达2W/m . K以下的热传导率值，更低的达到0. 1 ~ 0. 2W/m . K左右的 热传导率值的树脂，得到比玻璃衬底更低的热传导率。因此，使半导体内产 生的热更难以脱出，而带来高的写入效率。
上述热传导率可通过例如激光闪光法(^一if 7， 、;/、>二法)测定。激
22光闪光法在日本特开2003-065982号公报等中公开。
衬底的热传导率越为低的值，越能够抑制半导体元件内产生的热的扩 散，带来高的写入效率，只要根据衬底材料所具有的各物性、要形成的半导 体元件的规格及用途等，选择适当的材料即可。例如若使用玻璃衬底，则如 上所述，由于衬底为透明，故可将其作为透射型的液晶面板等显示器使用，
可将第一实施方式的存储器元件与显示器制作在同一衬底上。玻璃衬底的热 传导率非常低，因此，其也具有能够得到高的写入效率的优点，并且具有与
使用半导体衬底相比，可以以低成本制造半导体元件的优点。在使用树脂衬 底时，通常其热传导率比玻璃衬底更低，且与玻璃衬底相比，在耐冲击方面 强。特别是若使用聚碳酸酯树脂及聚芳酯树脂，则光透射性优良，因此，能 够对显示器适用。
如上那样具有低的导热性的衬底在写入时有效地发挥热带来的写入效 率的促进。关于该热辅助效果，后面再详细叙述。
底层绝缘膜102未必是需要的。但是，在使用玻璃衬底作为绝缘衬底101
时，作为底层绝缘膜102，优选使用氧化硅膜、氮氧化硅膜、氮化硅膜、或
它们的层叠膜。该情况下，底层绝缘膜102成为阻挡层，可防止由从玻璃衬
底扩散的杂质将形成于玻璃衬底上的半导体元件污染。通常，氮化硅膜的热 传导率虽然根据其构造而有所不同，但由于其具有比玻璃高的热传导率，故
在使用氮化硅膜作为底层绝缘膜的一部分时，优选设为例如l)am以内的膜 厚，其不会对衬底所具备的隔热性造成大的损害。另外，至少底层绝缘膜的 最上层使用氧化硅膜等热传导率低的膜特别有效。
半导体层161例如可以使用非晶形硅、多晶硅、单晶硅。优选通过对非 晶形硅进行激光退火使结晶晶界增大，当使用接近单结晶特性这样的CG (Continuous Grain:连续结晶)硅时，可显著地得到本发明的效果。
第一实施方式的半导体元件使用较低温的工艺形成，与使用高温工艺在 单晶硅衬底上形成元件的情况相比较，半导体层的结晶状态、半导体层和栅 极绝缘膜的界面状态不良。因此，在沟道中的移动度较低，成为沟道电阻较 高的元件。例如，第一实施方式的元件中，在初期状态，即制造了元件之后 没有进行一次写入动作或擦除动作的、处于电中和状态的沟道中的载流子移 动度在线形区域、常温下的测定为60 120cmVV s左右的值。当移动度过 低且沟道电阻过高时，写入时的电流量减小，焦耳热难以产生，因此，优选载流子移动度为30cmVV . s以上。这一点上，对于半导体层的构造而言，与 非晶形相比，多晶及单晶更适当。
除这些半导体之外，也可以使用硅锗、锗等半导体材质。半导体层161 的膜厚优选30nm~ 150nm。不足30nm时，难以确保膜厚的均匀性，超过150nm 时，晶体管动作时沟道下的半导体层有时不能完全耗尽，从而特性恶化。但 是，在本发明的存储器元件的动作中，由于不需要完全耗尽化，故只在该半 导体层161上形成存储器元件时，也可以为150nm以上、数iam。
第一实施方式中，由于两个扩散层区域112、 113为P型导电类型，故 元件为P沟道型。本发明中，如后述那样通过将元件设为P沟道型，写入及 擦除动作成为高速，因此，存储窗增大，可具有良好的保持特性。体区111 优选N型导电类型或本征。
半导体层161内的沟道区域110上形成的栅极绝缘膜162具有蓄积电荷 的功能。其厚度优选20nm~ 150nm。不足20nm时，难以确保膜厚的均匀性， 且耐压不充分。另外，当超过150nm以上时，阈值变得非常高，且接通电流 显著减小。
栅极绝缘膜162、更具体地说作为电荷蓄积绝缘膜的氮化硅膜1"具有 被由氧化硅膜构成的底部绝缘膜121和顶部绝缘膜123夹持的构造。
在栅极绝缘膜162具有包含作为电荷蓄积绝缘膜的氮化硅膜122的三层 构造的情况下，底层绝缘膜121和顶层绝缘膜1"阻碍氮化硅膜l22中保持 的电荷流向外部，因此，具有电荷的保持特性提高的优点。
特别是在使用玻璃衬底或树脂衬底作为绝缘衬底ioi的情况下，其耐热
性比半导体村底低，在制造半导体元件时，不能使用与使用半导体衬底的情 况相同的高温工艺。因此，底部绝缘膜121的膜组成也不能形成高的密度的 膜达到在半导体衬底上形成半导体元件的情况的程度。因此，与高密度的膜 相比，容易产生缺陷。这样的缺陷可能成为保持电荷的泄漏通路。
另一方面，作为用于信息存储的电荷蓄积区域，在代替电荷蓄积绝缘膜 122而采用由多晶硅等导电体构成的所谓的浮置栅极构造时，电荷蓄积于导 电体上。因此，当在底部绝缘膜上即使一部分产生电荷泄漏通路时，保持电 荷自此依次流出，最终不能存储信息。因此，底部绝缘膜需要形成为不会产 生泄漏通路。
这一点上，如第一实施方式，作为电荷蓄积区域，优选使用氮化硅膜等电荷蓄积绝缘膜122。通过在绝缘膜中俘获并保持电荷，防止保持电荷在膜
中的移动，相反，即使缺陷进入底部绝缘膜121的局部且产生电荷泄漏通路，
也只是在缺陷附近存在的电荷流出，而大部分电荷停留于电荷蓄积绝缘膜 内。因此，得到抗缺陷性强、可靠性高的存储器元件。
在第一实施方式的情况中，作为优选的膜厚例，将底部绝缘膜121设为 5腿~ 20nm、氮化珪膜122设为10nm ~ 50nm、顶部绝缘膜123设为5nm ~ 50nm 等。当使底部绝缘膜121或顶部绝缘膜123比5nm薄时，防止电荷自电荷保 持膜的流出的效果降低，保持时间可能缩短。另外，当由这些膜构成的栅极 绝缘膜162厚时，栅极电场对沟道造成的效果减弱，因此，写入速度减緩。 另外，特别是关于底部绝缘膜121，由于通过该膜注入载流子，故当膜厚厚 时，电荷注入效率降低。另外，由于作为电荷蓄积膜的氮化硅膜122及沟道 IIO的距离增大，故蓄积电荷对沟道110的影响相对减小，使存储窗减小。 即，当栅极绝缘膜162、特别是底部绝缘膜121过厚时，窗口边缘减小。因 此，上述膜厚是优选的。
作为更优选的膜厚，将底部绝缘膜m设为5nm~20nm、氮化硅膜1" 设为10nm 30nm、顶部绝缘膜123设为5nm 20nm等。通过这样减薄各膜厚 而使栅极绝缘膜162更薄，在之后说明的写入动作中，可增强栅极电场，使 其对沟道区域作用，特别是可将漏极端的横方向电场緩和。由此，可极力地 抑制在写入时产生高能量的载流子达到由于晶体管的雪崩等对半导体元件 造成损伤的程度。因此，存储器元件的可靠性高。
另外，作为电荷蓄积膜，代替氮化硅膜122，也可以使用在氧化铪及氧 化锆等高介电膜、或氧化硅膜中含有导电体粒或氮化物粒的膜等。另外，另 一方面，栅极绝缘膜162可以是氮化硅膜的单层膜，也可以是氧化硅膜和氮 化硅膜这两层膜，但从防止电荷自氮化硅膜流出并实现长期保持方面来看， 更优选上述那样的三层膜的层叠膜、或其更多层膜的层叠膜。
在栅极绝缘膜162上形成有栅极电极131。栅极电极131的材质可为W、 Ta、 Al、 TaN、 TaAlN等金属、非晶形硅、多晶硅等半导体，但不限于此。
层间绝缘膜103有代表性的是使用氧化硅膜、氧化硅膜和氮化硅膜的层 叠膜，但也可以是其它绝缘膜。该绝缘膜103实现抑制在半导体元件内产生 的热的扩散的隔热材料的作用，有助于后述的热辅助。特别优选的是，通过 将层间绝缘膜的一部分设为热传导率低的树脂材料，可进一步提高隔热性，而且可容易实现之。另外，图1B中省略了层间绝缘膜103的图示。
本发明第一实施方式的存储器元件可按照形成通常的薄膜晶体管(TFT )
的顺序形成。即，硅半导体层161、底部绝缘膜121、氮化硅膜122、顶部绝
缘膜123可通过等离子CVD法形成。
但是，通过离子注入法或固相扩散法将给予P型导电类型的杂质导入应
成为两个扩散层区域112及113的区域。之后，适当进行退火处理，形成扩
散层区域112、 113。作为给予P型导电类型的杂质，例如可使用硼或铝等，
但本发明中使用硼。另外，杂质浓度在使用硼时，优选1 x l019cm-3~3 x
102(W3。
之后，通过设置接触层及上层金属配线(图示略)，得到本第一实施方 式的存储器元件。
本发明中，全然不需要在半导体层161表面形成图29那样的突起942 等的复杂的工序。
其次，作为有关本发明第一实施方式的存储器元件的信息存储的操作方 法，对写入方法进行说明。如图2所示，经由第一电压施加电路181从直流 电源180对与一P型扩散层区域112连接的端子152施加第一基准电压。经 由第二电压施加电路182从直流电源180对与另一 P型扩散层区域113连接
6V~ -14V)。经由第三电压施加电路183从直流电源180对与栅极电极131 连接的端子151施加相对于基准电压为负的电压(例如相对于基准电压为-6V~ - 18V)。
上述第一电压施加电路181、第二电压施加电路l82、第三电压施加电 路183分别构成为具备开关元件，这些开关元件通过未图示解码电路选择性 地被控制电压施加的定时及电压施加时间及电压施加的顺序。
此时，在扩散区域112-113之间的沟道区域产生电流，但由于沟道区 域为一种电阻体，故有焦耳热产生。具有如下效果，即，通过该热，生成具 有充分的用于注入作为电荷蓄积膜的栅极绝缘膜162的能量的空穴。通过将 其注入栅极绝缘膜162内(空穴171)来进行写入。
该情况下，不将沟道夹断(匕。y^才7 )。但是，无论是夹断后的情况 下还是未夹断的情况，如上述说明，都产生焦耳热。通过该热，在沟道的全 部部分生成具有充分能量的空穴，因此，空穴171;陂注入位于沟道区域上方的栅极绝缘膜162的全区域。
作为在此优选的电压施加方法，与对另一扩散层区域113施加的负电压 相比，对栅极电极131施加的负电压的绝对值高。当在这样的条件下进行写 入时，扩散层区域113端的4黄方向电场由4册才及电极131的电场緩和，因此， 在扩散层区域113端附近的沖击离子化等造成热载流子生成效率降低。因此， 给予栅极绝缘膜162、及栅极绝缘膜162和体区111的界面损伤的可能性减 小。
这样，若^f吏用通过栅极电极131施加高的负电压的上述方法，则可将扩 散层区域113端的横方向电场緩和，可抑制热载流子生成，因此，具有抑制 其损伤的效果。在第一实施方式的存储器元件的写入时，主要利用在扩散区 域112~113间的整个体区111产生的空穴注入，因此，即使抑制了在扩散 层区域113端的冲击离子化，也可以充分地进行写入。而且，该注入方法由 于损伤少，故成为可靠性高的存储器元件。对于这些优点后面详述。
读出动作中，例如以扩散层区域113为源极、以扩散层区域112为漏极， 使晶体管动作。在进行了上述写入的状态下，在实施读出时，扩散层区域ll2 和扩散层区域113之间流过的读出电流比未进行写入的情况减少。因此，通
过读出电流的大小可读出写入状态。
另夕卜，写入时的上述基准电压也可以与接地电位一致，另外，根据需要， 也可以-使用^l妻地电位以外的电位。例如，在以基准电压为14V的情况下的上 述各电压例中，另一扩散层区域113为8V 0V,栅极电极131为8V -4V。 该情况下，由于可抑制各端子上施加的电压的绝对值，故具有可将用于供给 电压的周边电路简化的优点。
在此，第一实施方式的特征在于作为所谓的P沟道型半导体元件形成， 这一点对确保存储窗极其重要。下面对该点进行说明。
图3是表示作为参考的、具有与本发明的存储器元件相同的构造的N沟
道型半导体元件的写入特性的图。在此，具有同样的构造是指栅极长度、栅 极宽度、栅极绝缘膜的材质、膜成分、各膜厚与P沟道形半导体元件相同。 另外，在形成工艺中，为形成N沟道型元件，除用于形成扩散层区域等的离 子注入工序不同之外，制膜工序、蚀刻工序、热工序等都是共通的。
用于图3的测定的半导体元件具有图1A的剖面图、图1B的平面图所示 的结构。该半导体元件具备由热传导率为1W/m ' K的玻璃衬底构成的绝缘衬底IOI、膜厚40nm的CG硅半导体层161、沟道宽度2.5jum、沟道长度0. 45 jum的沟道区域110。另外，栅极绝缘膜162通过由氧化硅膜构成且膜厚10nm 的底部绝缘膜121、膜厚20nm的氮化硅膜122、由氧化硅膜构成且膜厚15nm 的顶部绝缘膜123构成。顶部绝缘膜及底部绝缘膜使用通过采用了四乙氧基 硅烷的等离子CVD法形成的所谓的TEOS氧化膜。栅极电极131由钨构成， 层间绝缘膜103由氧化硅膜构成。该半导体元件使用图2的写入电路，施加 16V作为栅极电压Vg、施加10V作为漏极电压Vd、施加OV作为源极电压Vs。
图3表示写入前、1毫秒写入后、10毫秒写入后、100毫秒写入后的Id-Vg 特性。如图3所见，在写入时间为100毫秒时，阈值位移约为IV。
另一方面，为P沟道型的本发明的存储器元件与图3的测定所使用的半 导体元件相比，除导电类型不同之外，其它部分都相同。如图4中写入前、 l毫秒写入后、IO毫秒写入后、IOO毫秒写入后的Id-Vg特性所示，写入时 间为IOO毫秒时，阈值位移超过6V。另外，就两者的写入电压而言，符号相 反但绝对值相同。即，以对一扩散层区域及体区的施加为基准电压，设栅极 电压的绝对值为16V，对另一扩散层区域施加的电压的绝对值为IOV。
自图3及图4可以看出，为P沟道型的本发明半导体存储元件与N沟道 型半导体存储元件相比，写入速度为高速，因此，可增大存储窗，或可进行 高速动作。另外，为使N沟道型元件的写入速度高速化，可作成具备多个栅 极电极的所谓的双栅构造(夕、、7、、/V歹一 卜構造)。但是，在成为双栅构造时，
制造工艺明显变复杂，因此，制造成本大幅度增大。考虑到量产性时，如本 发明，作成P沟道型的优点大。
如上所述，设于绝缘衬底上的第一实施方式的半导体存储器元件的特征 为作为P型半导体元件而形成，由此，可得到作为N型半导体元件而形成的 情况下所不能得到的良好的特性。第一实施方式的存储器元件还具有以下这 样的独特特征、独特的机制。这如上所述，体现在下述情况，通过在扩散层 区域112 ~ 113间的沟道区域流过电流，产生焦耳热，通过该热生成具有充 分的注入所需能量的空穴。
为对其进行证实，将图1所示的元件用加热器进行加热来试验。即，在 埋入有加热器及热电耦的板上吸附并载置用于图4的测定的半导体元件，通 过热电耦测定加热温度进行试验。图5表示以不同的加热温度写入时的阈值 位移。如图5所示，得知，在使加热器温度从3(TC变化到20(TC时，温度越高写入速度越高。即，具有半导体元件的温度越高，空穴向栅极绝缘膜的注 入效率越高的特征，且具有通过边加热半导体元件边进行写入动作，可将写 入高速化或低电压化的优点。
另外，在此使用的元件使用沟道长度0. 7jam、沟道宽度2jLim、栅极绝 缘膜的构造为顶部绝缘膜(TE0S膜)15nm、氮化硅膜20nm、底部绝缘膜(TEOS 膜)IO腿的元件。写入条件是，相对于基准电压(源极电压)，设栅极电压 为-15V、漏极电压为-8V,进行100毫秒的写入，对初期状态的元件进行 写入。以标记的温度进行写入，且在室温下进行读出。
在此，为进行验证试验，在埋入有加热器的板上安置图1的元件，但也 可以作成在半导体元件的附近配置电阻元件或沟道电阻，并使电流流过该电 阻元件或沟道电阻来加热半导体元件的结构。在通过沟道电阻加热半导体元 件时，本发明的半导体元件成为与热辅助同样的状态。
在此，在第一实施方式中，作为绝缘衬底IOI，使用玻璃等热传导率低 且隔热性高的材质，这对写入效率的提高有重要的效果。在进行写入时，通 过使电流流向一种电阻体即沟道区域，从而产生焦耳热，但由于衬底101的 隔热性高，故产生的热向衬底侧的扩散被抑制，热容易被封闭在半导体元件 中，从而半导体元件温度有效地上升。其结果是，与加热器加热衬底的情况 相同，带来促进写入的效果。
图6表示写入时的阈值位移量和沟道宽度的关系。图6的测定中所使用 的半导体元件除沟道宽度以外，与图5的测定中所使用的半导体元件相同， 且写入及读出的电压条件也相同。使用沟道宽度不同的半导体元件进行测 定，在写入时间100毫秒、l秒、IO秒的情况下，描绘沟道宽度和写入位移 量的关系。根据图6,得知，沟道宽度越大，位移量越大，写入效率越高。 这样，元件的沟道宽度越大，写入时元件中流动的电流的绝对值也越大，因 此，本发明的半导体元件的每一个中产生的全焦耳热增大。因此，本发明的 半导体元件由于写入时的器件温度升高，故可实现更高的写入效率。当电流 过大时，温度过度上升，成为会给予绝缘衬底101及半导体层161损伤的程 度的高温。因此，在驱动作为存储器元件的器件时，通过热效果提高写入效 率，且电流值设定为不会成为产生损伤程度的高温的程度。
另夕卜，通过将半导体层161设定为岛状且形成具有隔热性的层间绝缘膜导体元件的温度更有效地上升，促进写入。即，可以以更低的电压进行写入。
第一实施方式的主要写入机制不是FN型沟道电流，且也不是在扩散层 区域113端附近的所谓的沟道雪崩引起的热载流子的产生等。本发明的写入 机制利用了在受到写入时电流所产生的热辅助的整个沟道区域，产生载流子 这样的特异的机制。下面对其进行说明。
图7A、图7B表示以更高的漏极电压、Vds= - 4V进行读出时的Id-Vg 特性。图7A、图7B中，点划线表示进行写入前的初期特性。实线表示在进 行了写入后，以扩散层区域112为漏极、以扩散层区域113为源极时的读出 特性。相反，虚线表示以扩散层区域112为源极、以扩散层区域113为漏极 时的读出特性。因此，图7中将写入后的两方向读出的特性进行比较。这里 的写入条件是，图7A为写入栅极电压为-12V的情况，图7B为写入栅极电 压为-15V的情况。并且，漏极(扩散层区域113)电压为-12V，源极(扩 散层区域112)电压为0V。
以扩散层区域113为源极时的读出特性、和相反以扩散层区域112为源 极时的读出特性在任何图中都较为一致。例如，作为元件充分开始接通的点， 将读出电流10juA/jum的栅极电压定义为阈值Vth，当读取值时，图7A中相 对于初期状态Vth= -1. 54V,在写入后，扩散区域113为源^ L时Vth=-6. 04V (阈值位移量AVth- - 4. 50V)，扩散层区域112为源极时Vth =-5. 91￥(阈值位移量^￥^= - 4. 37V)。因此，两读出条件之差不超过0. 13V。 即，相对于自初期状态的阈值位移量AVth的两读出条件之差约为3%。与 图7B中的情况相同，相对于AVth的两读出条件之差约为2%。这样，两读 出条件显示非常近的特性。这表示的是，注入到扩散层区域112~113之间 上的栅极绝缘膜162中且被俘获的空穴的分布在图2中纸面左右方向(沟道 长度方向)呈大致左右对称地分布。
另夕卜，图7A、图7B的测定所使用的半导体元件中，沟道长度为0. 7jam、 沟道宽度为4|am，栅极绝缘膜的结构是，顶部氧化膜(TEOS氧化膜)1" 的膜厚为15nm,氮化硅膜122的膜厚为20nm,底部氧化膜(TEOS氧化膜) 121的膜厚为10nm。
在此，如果写入的机制是因在扩散层区域113端附近的所谓的漏极雪崩 造成的热载流子的产生而产生的，则由于电荷产生在扩散层区域113端附近 引起，故蓄积电荷也主要局限于扩散层区域113端附近的栅极绝缘膜162内。在这种状况下，在将漏极电压较高地设定并进行读出时，成为所谓的饱和区 域或与之接近的状态下的晶体管动作。因此，漏极端成为夹断状态或与之接 近的状态，通过蓄积电荷的局限存在是处于漏极侧还是处于源极侧，在读出 电流中产生差。
首先，在读出时，以蓄积电荷局部存在的一侧即扩散层区域113为源极、 以另一扩散层区域112为漏极进行读出时，由于蓄积电荷存在于源极附近， 故读出电流容易受到其电势的影响，导致读出电流降^f氐。另一方面，相反在 以扩散区域112为源极、以扩散区域113为漏极进行读出时，漏极电压升高， 漏极端成为夹断状态或与之接近的状态。因此，在漏极侧局部存在的蓄积电 荷给予读出电流的影响减小，读出电流不会降低到之前情况的程度。其结果 是，在两读出条件间，读出电流产生显著的差。
但是，在第一实施方式的高漏极电压下的读出中，在两读出条件间，这 样的特性差未产生。这意味着，栅极绝缘膜162中的蓄积电荷的分布不是只 局限于扩散层区域113附近的左右非对称的电荷分布(在此左右是指图2中 纸面上的左右)，而为大致左右对称。即，认为电荷横跨沟道长度方向整个 面大致同样地蓄积。这是由于，第一实施方式的主要的写入机制是利用了在 受到写入时电流产生的热的辅助后的沟道区域整个面产生载流子的特异的 机制。通过利用该机制进行写入，可进行高速且损伤少的写入。
在进行该写入时，第一实施方式中，当相对于基准电位(源极电位)设 定为栅极电压比漏极电压高时，通过栅极电场緩和漏极端附近的横方向电 场，从而更有效地抑制在漏极端附近的局部的热载流子。因此，可防止半导 体元件的损伤，且可提高存储器的可靠性。另外，即使减薄栅极绝缘膜162， 也可以使栅极电场更有效地起作用，因此，同样地，局部的热载流子生成被 抑制，使存储器的可靠性提高。
图7C、图7D是以与图7B相同的写入电压条件对使用了比图7B厚的栅 极绝缘膜的半导体元件进行写入及读出时的Id-Vg特性。除此之外，与图 7B相同。由顶部氧化膜/氮化硅膜/底部氧化膜构成的栅极绝缘膜的结构分别 为在图7C中膜厚为20nm/30nm/10nm，在图7D中为40nm/40nm/10nm。沟 道长度、沟道宽度相同。自这些图得知，膜厚越厚，两方向读取的特性越会
(以实线表示)成为稍低的电流。当进行与图7A、图7B相同的计算时，相对于以扩散层区域113为源极时的自初期状态的阈值位移量AVth,两读出条 件与之的差分別为，图7C中为约4%,图7D中为约9%，膜厚厚的一方差 值大。
这表示在膜厚厚的半导体元件中，在扩散层区域113侧存在蓄积电荷的 集中。即，意味着，不仅第一实施方式的存储器元件的主要写入机制即利用 热辅助自沟道区域整个面产生电荷注入，而且在漏极端的局部发生的热载流 子也在某些部分产生。即，通过栅极电场緩和漏极端附近的横方向电场的效 果栅极膜厚越厚则越弱，由于在漏极端的高能量热载流子的产生，半导体元 件可能由此会受到损伤。从这一点出发，栅极绝缘膜优选电膜厚为较薄，能 够更有效地抑制漏极端的高能量热载流子的生成。写入后的电荷分布不局限 于漏极端，而大致成均匀分布，即，在两扩散层区域之间成为大致对称的电 势分布，因此，如上所述，即使切换源极和漏极来进行读出，也可以为彼此 接近的特性。电势分布越均匀越好，因此，两者的特性差越小越好。两者的 阈值差相对于写入得到的阈值变动量，优选为10%以下。
如上，本发明中，通过热辅助的自沟道区域整个面的电荷注入，将电荷 蓄积于电荷蓄积膜。但是，本发明不限于蓄积于电荷蓄积膜的电荷全部为通 过热辅助自沟道区域整个面的电荷注入。若为半导体元件不受损伤的程度， 则也可以向漏4及端注入生成的热载流子。
图7D中，通过介电常数换算出的电膜厚由氧化硅膜换算为约60mn,优 选比其更薄。更优选的是，如图7C的情况所示，通过成为以氧化硅膜换算 为45nm的栅极绝缘膜，更有效地抑制漏极端热载流子的产生。另外，如图 7A、图7B所示，若将栅极绝缘膜的电膜厚减少到由氧化硅膜换算为35nm， 则蓄积电荷在沟道上大致均匀，漏极端热载流子的产生被非常好地抑制，得 到可靠性极高的半导体元件。
另一方面，若4册极绝缘膜过薄，则因膜厚偏差的影响而可能出现器件特 性偏差，另外，栅极绝缘膜的耐压可能降低，可能会破坏器件，另外，如上 所述，也可能会使电荷保持特性恶化。因此，优选将顶部氧化膜/氮化硅膜/ 底部氧化膜分别设为5nm/10nm/5nm以上，即，以氧化硅膜换算的电膜厚计 为15nm以上。因此，以氧化硅膜换算的电膜厚计为15nm 45nm是优选的范 围。
或者，优选使栅极绝缘膜的电膜厚较薄且不使其实际膜厚过薄，因此，作为电荷蓄积膜，使用介电常数比氮化硅膜高的氧化铪或氧化锆等也是有效的。
如上，在第一实施方式中，在使用玻璃衬底时，作为典型的热传导率值，
取0. 5 ~ 1. 5W/m 'K左右的值。这样，由于使用隔热性高的材质作为衬底101， 故通过写入时的电流产生的热不能极力地脱离衬底侧，该热可有效地提升半 导体元件的温度。由于写入效率因提高温度而提高，故可实现利用半导体元 件自身发出的热的有效的写入。
将半导体层161形成为岛状进而形成层间绝缘膜165对将热集中于存储
器元件是有效的。即，如第一实施方式，在使用玻璃衬底或树脂衬底作为衬 底时，能够实现下述两方面的优点，即由于衬底廉价，故能够以低成本生产； 由于热传导率低且隔热性高，故可如上所述使利用热的写入高速化。
另外，如图6所示，沟道宽度越大，越能够得到高的写入速度。这是由 于，本发明的半导体元件的源极-漏极间电流大且发热量大，故温度容易上 升。因此，得到沟道宽度越大，越能够以更高速或更低电压进行写入的优点。
在将沟道宽度设定为大于100"m、例如200 nm等时，写入时的电流量 非常大，因此，容易受到寄生电阻引起的电压下降的影响，另外，由于半导 体元件的面积自身也增大，从而散热效果也提高，因此，与沟道宽度为100 iam的情况相比，写入速度没有太大提高。另一方面，由于电流量的增加， 可能也会产生消耗电力的增大及周边电路面积的增大、或对配线的损伤及破 坏，优选将沟道宽度设为lOOiam以下。
另外，在将沟道宽度设定为小于0. 5|im、例如O. 3nrn等时，各个半导 体元件之间的偏差增大。因此，优选沟道宽度大于0. 3mhi。
如上，作为优选的沟道宽度，取O. 5lum 100iam。另外，作为更优选的 沟道宽度，特别是可抑制偏差且电流量也可以较小，可选择2iam 20jum的 值，在第一实施方式中，作为优选的沟道宽度之一例，设定为5jum。
关于沟道长度，若沟道长度过大，则存在写入速度非常慢的问题，优选 设为5iam以下。另一方面，若沟道长度小于0. liam，则短沟道效果的影响 增大，半导体元件间的偏差也增大，因此，优选沟道长度为0. l"m以上。
其次，关于写入速度对沟道长度L、沟道宽度W、及写入漏极电压Vds 的依赖性进行说明。图8表示各种沟道长度L、沟道宽度W、写入漏极电压 Vds下的写入特性的例子。栅极绝缘膜的结构是，顶部氧化膜(TEOS膜)15nm、氧化硅膜20nm、底部氧化膜(TEOS) 10nm。写入时的电压均为，源极电压 OV,栅极电压Vgs-15V，读出漏极电压为-0. 05V。图中，横轴表示写入电 压施加时间，纵轴表示通过进行写入而阈值从初期状态位移的量，由于是对 于P沟道型半导体元件的空穴注入，故阈值因写入而向负方向位移。
图8A是在漏极电压Vds为-9V、 - 12V、 - 15V时，对L = 1. 2 jum/W = 2 ju m的半导体元件、L = 2. 7 ju m/W = 10 ju m的半导体元件的写入特性分别进行 测定(分别由圆、三角、四角表示)并比较的例子。根据该图，在任一漏极 电压下，L= 1. 2 jam/W= 2 ium的半导体元^牛、L = 2. 7 jli m/W = 10 |u m的半导体 元件的写入特性均为近似。
另外，图8B还表示三个不同的沟道长度L、沟道宽度W、写入漏极电压 Vds下的写入特性的例子。 '
(a) 对L= 0. 7|am/W= 10jum的半导体元件的Vds = - 9V写入、和对L =0. 7 jam/W= 4 jum的半导体元件的Vds = - 12V写入，为接近的写入特性(图 中圓点表示的曲线)。
(b) 对L = 0.7jam/W=2jam的半导体元件的Vds = -12V写入、和对L =1. 2 Mm/W = 4 /am的半导体元件的Vds = - 15V写入，为接近的写入特性(图
中三角表示的曲线)。
(c ) 7于L = 0. 7 ji m/W = 4 n m的半导体元4牛的Vds = — 6V写入、和7于L = 1. 2 ju m/W = 4 |u m的半导体元件的Vds = - 9V写入，为接近的写入特性(图中
四角表示的曲线)。
可读取上述(a ) ( b ) ( c )的特征。
这样，沟道长度越小、或沟道宽度越大、或漏极电压越高，则写入速度 越高，在这样的特征的基础上，还可获取如下经验法则。即，写入速度大致 依赖于以下值，即将漏极电压值Vds的绝对值的3/2次方乘以沟道宽度W的 值的平方根并除以沟道长度L的值而得到的值。其示于图9。表示将沟道长 度适当设于0. 7|am~2. 8jum、沟道宽度适当设于2 ~ 10 jam、漏极电压适当 设于-6~ -15V之间，分别进行写入时的写入位移量。横轴表示I Vds I 3/2 xW"、L的值，纵轴表示100毫秒写入时的位移量(Vds的单位为V、沟道 宽度W的单位为jLim、沟道长度L的单位为wm)。此时，至少在该测定范围 内，两者的值不受W的值左右，具有相互关系，I Vds I 3/2 x W1/2 + L的值越高， 写入速度越高。该倾向充其量为一经验法则，可定性地如下理解。对于写入速度而言， 如上所述沟道部的温度对其有影响，但沟道部的横方向电场对其有帮助，可 以认为横方向电场越强，写入效率越高。在此，将沟道看做与单纯的电阻近
似，若电阻值为R，则发热量P由P- IVdslVR表示，R与L成正比，与W 成反比。因此，P依赖于I Vds I 2xW/L，器件温度也依赖于I Vds I 、w/L。 另外，对于沟道部横方向电场，在也近似地将沟道看做均匀的电阻体时，由 I Vds I /L表示。
写入速度受这两个参数、I Vds |2xW/L的值和I Vds I /L的值影响，因 此，最终可以预想到，相对于对L的依赖性(L小、写入效率大)，Vds—方 的辅助作用(I Vds I大、写入效率大)更大，但W的辅助作用(W大、写入 效率大)像L的影响那般大。因此，可以认为，使用将上述两个参数单纯地 相乘得到的平方根，即I Vds I ^xW"2 + L的值，虽然不严格，但仍可作为反 映写入效率的大致参数使用。
另外，栅极电极的电压Vgs也对写入效率有帮助。这是由于Vgs的绝 对值越高，沟道电阻降低，因此，具有发热量增大，并且产生的载流子被更 强地拉向栅极电极方向，使写入效率提高的效果。图IOA表示对图9的曲线 分别以Vgs:-12V、 - 15V、 - 18V的各自的写入速度进行试验的结果。通 过该图可知，为得到所希望的写入速度如何设定Vds、 Vgs、沟道长度、沟道 宽度。例如在将Vgs的绝对值设定为15V以上时，预想到若将I Vds I 3/2 x W1/2 + 1的值设定为60以上，则得到-2V左右的阈值位移。另外，若设定为80 以上，则预想阈值位移达到-4V,得到大的窗口。
另外，图9、图10A的倾向在W为20Mm左右的半导体元件中很显著， 对于这以上的W值、例如W为100iLim的半导体元件未必适合。这样，在W 小的情况下，与栅极电极及扩散层区域接触的接触塞部的面积等对半导体元 件尺寸的影响大，即使是W不同的半导体元件，器件尺寸其自身也没有大的 差异。因此，发热量更好地反映于器件温度上。但是，另一方面，认为是， 当W非常大时，W的大小直接反映在器件面积上，放热效率提高与写入时的 发热量增大的部分相当的量，与W小的情况相比，发热量依赖性减小。
Vgs的绝对值越大，写入效率越高，但其影响大。这一点也与第一实施 方式的存储器元件所具有的独特的机制有关。在写入时的载流子注入主要使 用漏极雪崩这样类型的存储器中，漏极端附近的横方向电场对写入效率有大的影响。因此，漏极电压的影响对写入速度大，另一方面，若提高栅极电压， 则将发生载流子拉向栅极方向的力增强，相反，栅极电场在将漏极端的横方 向电场緩和的方向动作。因此，两者的效果在相互抵消的方向动作，其结果 是，栅极电压有时不像漏极电压那样对写入速度造成大的影响。
雪崩的写入机制，而是如上所述，是利用了沟道电流的发热效果的自沟道区 域整个面的载流子注入。因此，提高写入栅极电压会带来由沟道电阻的降低 而引起的焦耳热的增大、和通过栅极电场吸引发生载流子的力的增大这两方 面的相辅相成效果。由此，可显著提高写入效率。
图IOB、图10C中，将Vgs效果进一步加入到4黄轴的参数中，以I Vgs I 2 x I Vds I 3/2 x W172 + L值为横轴来作图(Vgs即Vds单位为V， W即L单位 为jum)。图IOB是写入100毫秒时的图，图IOC是写入1秒时的图。此时， 得知表示写入速度的阈值位移量的图，与Vgs值无关而描绘为大致相同的曲 线。在横轴的参数中，与Vds相比，Vgs取更高的因次(Vds为1. 5次方， Vgs为2次方)，这是指Vgs对于写入效率的影响非常大。考虑到这样的特性， 而进行适当的器件设计即可。例如在横轴参数I Vgs |2x I Vds I 3/2xW/2 + L 为15000以上时，在写入1秒可得到阈值位移大概为-2V，因此，其为优选 的条件。另一方面，当横轴参数的值超过40000时，有时器件产生破损，故 必须注意。
(第二实施方式)
使用图ll说明本发明第二实施方式。
图IIA是图11B的A-B线剖面示意图，图11C是平面示意图。剖面构造 与上述第一实施方式相同，在半导体层161内设有体区111和P型扩散层区 域112、 113，且P型扩散层区域112和113之间的体区域111的表面成为沟 道区域110，进而在其上部存在有电荷蓄积膜162和4册极电极131。
在此，第二实施方式的特征在于，具备与体区lll接触且用于控制体区 的电位的电极端子(未图示)。作为特别优选的方式，如图11B中所示其一 例，以体区111内的一部分为具有N型导电类型的体接触区域114,且按照 与该体接触区域114的至少一部分接触的方式设置上述电极端子(图示略)。 作为实现这一结构的例子，通过在体接触区域114上设置由金属构成的接触塞(图示略)，得到上述构造。由此，电极端子和体区lll之间的接触电阻 降低，可进行欧姆接触，可提高体电位的控制性。在第二实施方式的半导体 存储装置中，如后面叙述，在进行擦除动作时，通过设于该体接触区域114 的电极端子控制体电位，由此可以以较低的电压实现高速的擦除。
图11B示意性表示将上述体接触区域114相对于栅极电极131设于与扩 散层区域112相同侧的半导体层161内时的平面构造。在采用这种构造时， 优选体接触区域114和扩散层区域112不接近，而以某程度的距离设置。这 样，由于半导体层161设于绝缘衬底上，故结晶性未必高，可能含有结晶缺 陷等。因此，在此，当使高浓度的P型半导体区域即扩散层区域112、和高 浓度的N型半导体区域即体接触区域114接近，形成浓度变化急剧的PN结 时，可能产生因缺陷而造成的结合泄漏电流。特别是在驱动多个存储器元件 时，这样的接合泄漏即使是非选择存储单元也会发生。其结果可能会带来消 耗电力的增加及动作异常。
为防止之，优选体接触区域114和扩散层区域112之间隔开2jum以上 的距离，且在两者间具有低浓度的半导体层区域115。低浓度的半导体层ll5 的宽度越大，体接触区域114和扩散层区域112越可能离开，但若过大，则 会使半导体元件的器件面积增大，因此不优选。因此，优选20iam以下。另 外，半导体层l15的浓度为5xl0"cm-3 2xl(y8cnr3左右。
另外，体接触区域114可以设置在扩散层区域113侧，也可以设置在栅 极电极131的两侧。
另外，作为更优选的平面构造的方式，也可以以图12的平面图那样的 形式设置体接触区域114。该图12的情况中，栅极电极131以将扩散层区域 112和扩散层区域113分离的形式设置。同时，以将体接触区域114和扩散 层区域112、 113之间也分离的形式设置。即，半导体层161通过栅极电极 131区分成包含扩散层区域112的部分、包含扩散层区域113的部分、包含 体接触区域114的部分的至少三个区域。在这种平面构造的情况下，在非选 择状态的存储器元件中，栅极电极131下的半导体层161通过栅极电极131 的电势而耗尽，扩散层区域112、 113和体接触区域114之间通过该耗尽层 分隔。因此，两者间的绝缘性高，难以产生泄漏电流，因此，可抑制消耗电 力的增加及异常动作的产生。
为得到上述构造，作为一例，图12中将栅极电极131形成为T字型。该情况下，优选扩散层区域112、 113自相当于T字中横线的栅极电极131 的部位离开而设置，在两者间存在低浓度的半导体层116。这样，当扩散层 区域112、 113与栅极电极131的T字中的横线接触时(图13)，在进行读出 动作时，在该T字的橫线部下的半导体层161,在两扩散层区域间产生泄漏 电流191 。读出电流的多寡影响沟道区域110上的电荷蓄积膜的保持电荷， 由此，第二实施方式的元件作为存储器起作用。但是，这样的泄漏电流191 由于保持电荷的影响小且即使在存储器进行写入的状态下也会有电流流过， 因此与图12的构造相比，写入状态下的读出电流增大。
另一方面，图12的构造中，可将这种泄漏电流的影响抑制为更小，且 可减小写入状态的读出电流量。即，图12的构造可使擦除状态下的读出电 流和写入状态下的读出电流之比更大，因此，可进行稳定的读出，得到可靠 性更高的存储装置。因此，优选扩散区域112、 113这两者或至少一方以只 在面向沟道区域110的部位与4册极电极131接触的方式配置。
本方面第二实施方式的存储器元件也可以通过与上述第一实施方式相 同的工艺形成，但也可以在形成P型扩散层区域的前后或同时，在半导体层 161内形成体接触区域114。该体接触区域114的形成与P型扩散层区域112、 113的形成相同，可以使用离子注入法或固相扩散法。将给予N型导电类型 的杂质导入应成为体接触区域114的区域，之后，适当进行退火处理，由此 形成体接触区域114。在进行上述退火处理时，可以与P型扩散层区域112、 113形成时的退火同时进行，也可以分别进行。在同时进行时，工序数减少，
在制造成本方面是有利的。
作为第二实施方式的存储器元件的有关信息存储的操作方法的写入方
法以上述第一实施方式的方法为基准。即，如图l4所示，经由第一电压施 加电路181从直流电源180对与一P型扩散层区域112连接的端子152施加 第一基准电压。经由第二电压施加电路182从直流电源1S0对与另一P型扩 散层区域113连接的端子153施加相对于基准电压为负的写入电压(例如相 对于基准电压为-6V -14V)。经由第三电压183施加电路从直流电源180 对与栅极电极131连接的端子151施加相对于基准电压为负的电压(例如相 对于基准电压为-6V~ - 18V)。经由第四电压施加电路1S4从电源l"对与 连接于体区111的体接触区连接的端子154施加基准电压。
上述第一电压施加电路181、第二电压施加电路182、第三电压施加电路183、及第四电压施加电路184的构成与第一实施方式相同，分别具备开 关元件，这些开关元件通过未图示的解码电路选择性地控制电压施加的定时 及电压施加时间及电压施加的顺序。
此时，在扩散区域112~113之间的沟道区域产生电流，通过该热，生 成具有充分的、用于注入作为电荷蓄积膜的栅极绝缘膜162的能量的空穴， 通过将其注入栅极绝缘膜162内(空穴171)来进行写入。
本第二实施方式的存储器元件的读出动作以上迷第一实施方式的方法 为基准进行，通过使晶体管动作，检测两扩散层间流过的电流，并通过其多 寡来读出写入状态。
另外，第二实施方式中，在体接触区域114连接有端子154,但也可以 在写入动作时及读出动作时，经由第四电压施加电路194从直流电源186向 该端子154施加电压。或者也可以为不施加电压的所谓的漂浮状态。 >(人器件 动作控制的方面考虑，优选施加电压，在第二实施方式中，在进行写入时， 施加与端子152相同的基准电压。由此，在写入时以两次产生的载流子的一 部分也从体接触区域114排出，因此，体电位的控制性提高，抑制了半导体 元件间的动作偏差。另外，第二实施方式中，在进行读出时，也对端子154 施加与源极相同的电压。在进行读出时，以扩散层区域112为源极、以扩散 层区域113为漏拟 使晶体管动作时，可以施加与端子152相同的电压。
其次，作为有关本发明第一实施方式的存储器元件的信息存储的操作， 说明擦除方法。在进行擦除时，如图15所示，经由第五及第六电压施加电 路191、 192从直流电源190向与两个扩散层112、 113连接的端子152、 153 施加擦除基准电压。经由第七电压施加电路194从直流电源190向经由上述 体接触区域与体区111连接的端子154施加相对于擦除基准电压为正的擦除 电压(例如相对于擦除基准电压为6V-24V)。经由第八电压施加电路193 从直流电源190向与栅极电极131连接的端子151施加相对于4察除基准电压 为正的擦除电压(例如相对于擦除基准电压为6~30V)。
上述第五电压施加电路191、第六电压施加电路192、第七电压施加电 路193、第八电压施加电路194的构成与第一实施方式相同，分别具备开关 元件，这些开关元件通过未图示的解码电路选择性地控制电压施加的定时及 电压施加时间及电压施加的顺序。上述第五电压施加电路191、第六电压施 加电路192、第七电压施加电路193、第八电压施加电路194通过调节施加电压，可与第二实施方式的第一电压施加电路181、第二电压施加电路182、 第三电压施加电路183、第四电压施加电路183成为共通电流。
此时，通过栅极电极131的电势，在位于体区111和栅极绝缘膜162的 界面附近的体区111中形成电子蓄积层。该电子蓄积层通过体端子154由上 述擦除电压进行控制，在施加了擦除基准电压的P型扩散层区域112、 113 之间形成施加了强的反向偏压的接合。在该接合部，因上述强的反向偏压而 产生反方向泄漏电流，进而由于受到电场的加速，而二次生成高能量的载流 子。该生成载流子中的一部分电子被栅极电极131的电势吸引，注入到4册极 绝缘膜162内(电子172)，进行擦除。这样，当以进行了擦除的状态实施读 出时， 一扩散层区域112和另 一扩散层区域113之间流过的读出电流比写入 状态下的读出电流增加。
在进行上述擦除动作时，特别是通过将对栅极电极131的擦除电压设定 为比对体区111的擦除电压高，可进行更高速的擦除。通过将栅极电极131 的电位设定为比扩散区域112、 113及体区111的电位高，可通过其电场将 生成电子有效地拉向栅极电极131方向(图15中纸面上方向)，可将擦除高 速化。
另外，擦除时的上述基准可以与接地电位一致，另外，根据需要，也可 以使用接地电位之外的电位。例如，对于设基准电压为-12V时的上述各电 压例而言，体接触区域113为-6V~ - 12V，栅极电极131为-6V~ -18V。 该情况下，由于可抑制施加于各端子的电压的绝对值，故具有可将用于供给 电压的周边电路简化。
另外，上述是同时进行了擦除时的两个扩散层区域的电压施加，但也可 以逐个地分别进行施加。但是，如上所述同时进行擦除，具有可短时间内完 成擦除的优点。
在进行先前说明的第二实施方式的写入时，空穴自沟道区域整个面注入 到栅极绝缘膜162,与之相对，在此说明的擦除时的电子注入主要在扩散层 区域112、 113与体区111的边界附近产生。但是，该电子注入具有某种程 度的扩散，由此，可进行蓄积空穴的擦除。这一点下面详细^l述。
为调查在进行擦除时电子从扩散层区域端朝向沟道中央部注入到何种 程度的范围，进行了图16所示的试验。在此，以扩散层区域112为漂浮状 态，只在扩散层区域113侧施加擦除电压。擦除电压为-llV。对栅极电极131施加15V、对体区111施加10V。于是，根据上述擦除机制，电子注入只 在扩散层区域113端附近产生，在扩散层区域112侧事实上不产生。将这样 的擦除对沟道长度不同的半导体元件应用，比较其读出特性。图17A、图17B、 图17C分别表示沟道长度为0. 45jum、 1.2jum、 1. 7 jum时的读出Id - Vg特 性。由于保持电荷的影响敏感地反映在读出Id-Vg的阈值上，故读出条件 采用线形条件，即漏极电压-0.05V。另外，擦除时间设定在1 n秒 10秒 的区间浮动。在此使用的半导体元件其沟道宽度都为5jam，栅极绝缘膜的膜 结构是，顶部氧化膜(TE0S膜)40nm、氮化硅膜40nm、底部氧化膜(TEOS 膜)10nm。
首先，对图17A的沟道长度为0. 45lam的特性进行关注，可知只是进行 l微秒擦除，Id-Vg曲线整体位移向擦除侧。这意味着，即，在单侧扩散层 端发生的电子注入的扩散为尽可能覆盖0. 45 iam的沟道整个面，在沟道整个 面:;主入了电子。
另一方面，对图17B的沟道长度为1.2jiim的情况进行关注，在擦除1 微秒及l毫秒这样的短时间擦除时，Id-Vg曲线的立起点几乎未位移，而发 现曲线的倾斜度增大，即Gm值上升。这表示的是，自扩散层区域113端注 入的电子未到达另 一扩散层区域112端附近。
在此的读出是低Vds值的线形区域读出，因此，在沟道长度方向，若局 部有阈值高的部分，则该部分的阈值作为半导体元件自身的阈值反映出来。 即，在扩散层区域113端附近引起电子注入，局部产生阈值降低(由于为P 型半导体元件故向正值方向位移)。但是，在注入电子未到达的扩散层区域 112端附近未产生阈值位移，其被反映给Id-Vg曲线的阈值。因此，曲线的 立起点未变化。但是，扩散层区域113端附近的阔值降低有助于沟道电阻的 减小，因此，曲线的倾斜度增大。
如上所述，该半导体元件中，在直至l毫秒的擦除中，几乎不能确认从 扩散层区域113到扩散层区域112的全沟道区域的擦除。另一方面，在IOO 毫秒以上的擦除中，确认了曲线的立起点的位移、即电子向全沟道区域的注 入。即，可知，若至少为100毫秒的擦除，则在离开扩散层区域端1.2nm 的点也^皮注入电子。
另外，图17C所示的沟道长度为1.7|am,在擦除1秒之前，几乎没有阈 值位移，主要发现Gm增加。在擦除10秒时，发生阈值位移。即，可知，若进行10秒擦除，则在距扩散层区域端1. 7 |i m的点也被注入电子。
从这样的观点出发，图18表示只从单侧扩散层进行擦除时的擦除时间 和阈值位移的关系。在沟道长度高达4. 2jam时，在测定范围内不能确认阈 值位移。另一方面，如图17B、图17C中所见，在沟道长度为1.2pm、 1.7 lim时，在短时间的擦除中阈值位移几乎不产生，若擦除时间增长，则阈值 位移产生。即，可知，即使在扩散层区域端产生电子注入，通过延长擦除时 间，也可以将电子注入到离开某种程度的部位。若将擦除时间设为10秒， 则在距扩散层区域113端1. 7 jum的部位也被注入电子。
在此的试验，虽然只是从单侧扩散层区域一侧进行了电子注入，但若在 两扩散层区域端进行这样的电子注入,则可将电子注入到距扩散层区域112 端1.7jum、距扩散层区域113端1. 7jum的位置。即，若沟道长度为3. 4 jam 以下，则可向全沟道区域进行电子注入。若超过之，沟道长度增大，则即使 从两扩散层端进行擦除，擦除时的电子注入也可能不能到达沟道中央部。
在要对写入状态的存储元件进行擦除时，在写入的空穴电荷在擦除后也 可能会实效上残留在沟道中央。由于该空穴阻碍读出时的电流，故相对于写 入状态，擦除状态的读出电流不能充分增加，而写入状态和擦除状态的电流 差、所谓的窗口会变小，使作为存储器的可靠性降低。若在该状态下进一步 重复进行擦写，则擦除状态的读出电流更低，也会产生写入状态和擦除状态 难以检测的可能性。为了在进行了擦写后，也增大写入/擦除窗，提高存储 器的可靠性，在擦除时，将电子注入到沟道中央部并擦除蓄积空穴是重要的。 但是，沟道长度越长，用于将电子注入到沟道中央部的擦除电压或擦除时间 越大。
如上，沟道长度优选3. 4lam以下。另外，图18中，在沟道长度为1. 2 lim的半导体元件中，得到1秒擦除时约为4. 7V、 10秒擦除时为7. 3V的大 的阈值位移。为将写入状态下的蓄积空穴充分电中和，重复进行稳定的擦写， 考虑到从两侧扩散层端进行擦除时，更优选的是成倍的沟道长度即沟道长度 为2.4jam以下。另外，特别是根据图18中沟道长度为0.45 jam的半导体元 件的数据，在ln秒的擦除中在沟道整个面上引起强烈的电子注入，有大的 阈值位移发生。即，在扩散层端单侧，可将电子极其高速地注入到0. "JLim 的距离，结果是，沟道长在0. 9jam以下时可进行高速擦除，或即使为更低 的电压，也能够进行稳定的擦除。这一点上更优选沟道长度为0. 9lam以下。如上，沟道长度优选3. 4pm以下，从重复擦写的稳定性方面来看，更 优选沟道长度为2.4jLim以下。若沟道长度为0. 9jum以下，则得到可进行高 速擦除的高性能半导体元件，故特别优选。
这样，在沟道长度小时，由于自4察除时的电子注入位置到沟道中央部的 距离近，故即使是较低的电压，也能够擦除蓄积于沟道中央部的空穴，相对 于写入状态，可大幅提高擦除状态的读出电流值。因此，得到窗口宽且可靠 性高的存储器。
另一方面，若沟道长度小于0. 1 jam，则短沟道效果的影响增大，半导体 元件间的偏差也增大，因此，优选沟道长度为0. ljum以上。根据沟道长度， 适宜的写入、擦除条件有所不同，沟道长度越小，越可以使写入、擦除电压 低。例如在沟道长度为0. 5lam时，作为写入条件的例子，以一扩散层区域 和体区为基准电位，对栅极电极施加-12V~ - 16V、对另一扩散层区域施加 -8V~-12V,作为擦除条件的例子，以两个扩散层区域为基准电位，对栅 极电极施加12V~ 18V、对体区施加10V~ 12V。
如上，与例如使用了 FN隧道效应的擦除方法相比，可以以低电压进行 高速的擦除。图19表示阈值位移的擦除时间依赖性的图，将根据上述擦除 方法进行擦除的情况下的特性(图中的"本实施方式")、和使用FN型沟道 电流的电子注入进行擦除的情况下的特性(图中的"FN注入擦除30V"及"FN 注入擦除18V，，)进行比较。作为施加电压，在根据第二实施方式的擦除方法 的情况下，以两个扩散层区域为基准电压，对栅极电极施加18V、对体区施 加12V。在"FN沟道注入4t除30V"的情况下，以比其高的电压即两个扩散 层区域和体区为基准电压，对栅极电极施加30V，进行FN注入擦除。将两者 进行比较，第二实施方式的擦除使用低的电压，并且与FN沟道注入擦除相 比，实现压倒性的快速擦除。与第二实施方式相同，在对栅极电极施加18V， 尝试FN擦除时(图中的"FN沟道注入擦除18V"),几乎不能识别阈值位移。
另外，关于写入动作，在与上述FN擦除相同水平的电压施加(例如相 对于基准电压，栅极电压为-30V)时，几乎不会引起写入，另外，若提高 电压，则半导体元件产生破坏。与之相对，第二实施方式的写入方法以更低 的电压实现了写入动作。因此，第二实施方式实现了可以以低电压高速地进 行写入和擦除的高性能的存储器元件。
在此，第二实施方式的特征是作为所谓的P沟道型半导体元件形成，这一点对确保写入、擦除的窗口是极其重要的。下面对这一点进行说明。
关于写入，如上述第一实施方式中所说明的那样，在绝缘衬底上作为P 沟道型半导体元件形成的本发明的元件得到作为N沟道型半导体元件形成的 情况中不能得到的良好的写入特性。另外，关于擦除，也如下所说明那样，
可得到N沟道型半导体元件中不能得到的良好的擦除特性。
图20是表示对具有与本发明的存储器元件相同构造的N沟道型元件施 加了擦除电压时的特性的图。在此，具有同样的构造是指与第一实施方式中 说明的构造相同。如图20所示，即使施加擦除电压最长达10秒，也几乎不 会引起阈值位移，这是比较意外的。因此，增加了擦除电压，如图21所示， 相反减少了接通电流。这表示了元件已劣化。自图20及图21可知，擦除N 沟道型的储存元件是困难的。这样，为生成擦除所需量的空穴，在其生产效 率上需要对接合部施加某种程度的高电压，在该过程中也多生成高能量的空 穴。这种高能量的空穴通常会给予栅极绝缘膜及其界面等损伤，容易带来器 件性能劣化。在采用了玻璃村底或树脂衬底等时，衬底是廉价的，可进行低 成本的制造，但在另一方面，在制造时不能进行高温的工艺处理。因此，与 在半导体衬底上使用高温工艺形成的元件相比，元件对于高能量空穴的耐性 降低，可能容易受到损伤。因此，在该N沟道型元件中，通过施加擦除电压 得到的空穴注入，可使损伤带来的劣化先于擦除本身发生，其结果是引起图 21中那样的电流降低。
另一方面，P沟道型的本发明的存储器元件如图22中显示的擦除特性所 示，在擦除时间为100毫秒时得到阔值位移约为3V。另外，此时的擦除电压 与图20的情况相比是符号相反，但绝对值相同。对两个扩散层区域的施加 电压绝对值为IOV、栅极电压的绝对值为2V、对体区的栅极电压为0V。自图 20~图22可知，P沟道型的本发明的擦除元件与N沟道型不同，可通过擦除 使阈值大幅变动，可增大存储窗。本发明的存储器元件在擦除时不进行空穴 注入而进行电子注入，不会产生空穴注入时那样大的损伤。
在此，图23表示对通过施加强的擦除电压使接通电流减少的N沟道型 半导体元件(沟道长度0. 7 iam、沟道宽度2. 5 iam、栅极绝缘膜结构为顶部 氧化膜15nm、氮化硅膜20nm、底部氧化膜10nm，擦除电压为栅极电压-1SV、 体区电压-12V、扩散层区域电压OV)进行短时间退火处理的结果。退火处 理通过将元件投入炉内温度设定为250。C的退火炉中而进行。首先，在进行了强的擦除电压施加之后的状态下，半导体元件因擦除时产生的高能量的空 穴而受到损伤，因此，电流劣化，-f旦通过对该元件进^f亍退火处理，电流大幅 度恢复。即，由该空穴注入引起的电流劣化含有大量通过热退火而恢复的要素。
N沟道型半导体元件中，由于在擦除时注入空穴，故该损伤引起的电流 劣化带来擦除电流的降低。擦除电流的降低直接使窗口边缘减小。
另一方面，P沟道型半导体元件即第二实施方式的存储器元件中，擦除 时注入的载流子为电子，在电子注入中与空穴注入相比，元件难以受到损伤。 P沟道型半导体元件中，空穴只在写入时注入。这一点成为P沟道型半导体 元件即第二实施方式的存储器元件的优点。
即，在写入时，由于在源极-漏极间流过电流，从而半导体元件发热， 温度上升。由于为通过该发热而受到辅助的空穴注入过程，故高能量的空穴 的发生频率降低，与对N沟道型半导体元件施加擦除电压时相比，难以受到 损伤。
另外，在第二实施方式的写入时，即使高能量的空穴产生一部分且半导 体元件受到损伤，由于写入动作时的半导体元件自身的温度高，故也具有通 过该退火效果，使损伤的至少一部分马上恢复的效果。
图24表示以各种写入时间进行的写入特性以及随后的擦除特性。在此 的写入是在一扩散层区域和体区施加9V、栅极电极上施加-6V、另一扩散层 区域施加-3V而进行的。另外，在此的擦除是在两个扩散层区域施加-3V、 栅极电极上施加15V、体区施加9V而进行的。如图24所示，可知，在第二 实施方式中，即使分配写入量及空穴注入量，当之后进行擦除时，也都可以 得到大致相同的电流，电流劣化几乎不发生。
即，通常高能量的空穴容易给栅极绝缘膜及其界面带来损伤，而导致器 件劣化，但第二实施方式的写入时的空穴注入利用半导体元件自身的电阻的 发热，在写入过程中，具有引起损伤程度的高能量空穴的发生较少，因此， 器件劣化少。另外，由于写入时半导体元件发热，从而写入行为自身直接带 来退火效果，因此，在采用P沟道型的第二实施方式中，即4吏因写入时的空 穴注入而在局部产生损伤，该损伤也具有自恢复的效果。擦除为电子注入， 因此，难以受到损伤。可以实现在玻璃衬底或树脂衬底等绝缘衬底上形成且 不使用高温工艺而可廉价地制造的存储器元件，并且可以实现相对于损伤劣化的耐性强，且存储窗大、可靠性高的存储器元件。
如以上所详细叙述的那样，第二实施方式的存储器元件是设于绝缘村底
上的存储器元件，其特征在于，在设于绝缘衬底上的半导体层内具有控制 端子，其具有体区且与体区接触而设置，该体区内包有为P型导电类型的第 一扩散层区域及第二扩散层区域、及夹在第 一扩散层区域和第二扩散层区域 之间的沟道区域；覆盖沟道区域的电荷蓄积膜；隔着上述电荷蓄积膜位于上 述体区的相反侧的栅极电极。由于为所谓的P沟道型半导体元件，故可通过 空穴注入进行写入，通过电子注入进行擦除，由此带来如下优点。
第二实施方式中，通过控制体电位使体区-扩散层区域之间的反方向电 流产生，并生成高能量的热载流子，由此进行擦除动作。因此，可以以较低 电压高速地进行擦除，但由于第二实施方式中是作为P沟道型元件形成，故 擦除时注入的热载流子不是空穴而是电子。相反，若为N沟道型元件，则擦 除时注入的是空穴，但高能量的空穴容易给予元件损伤。这种损伤会使读出 电流降低。另一方面，在第二实施方式中，擦除时注入的是电子，高能量电 子的注入与高能量的空穴的注入相比，对元件的损伤小。因此，不会使擦除 状态的读出电流大幅度降低。
通常，擦除状态的读出电流越大，写入状态和擦除状态的读出电流之差、 即所谓的窗口就越大，作为存储器的可靠性越高，故优选之。在4察除时元件 难以受到损伤且读出电流难以降低的第二实施方式的半导体元件在这一点 上是有利的。
另一方面，空穴注入在写入时进行，但该情况下，由于在扩散层区域间 流过电流，从而元件发热，且下部为绝缘村底，隔热性高，因此，元件温度 上升。第二实施方式的存储器元件的空穴注入的主要机制是受到了该热的辅 助，存在较少给予元件损伤那样的高能量的空穴。另外，即使在一部分产生 高能量空穴并对元件造成损伤，由于元件自身的温度上升，故通过其退火效 果也可以使损伤恢复，结果是实现损伤少的空穴注入。由于损伤少，故不会 大地损害电荷保持能力，可长期保持电荷。
因此，第二实施方式的存储器元件通过具有上述结构，从而作为其特征 窗口边缘宽，成为可靠性高的存储器元件。因此，无论写入时还是擦除时， 损伤都少，由此在重复擦写后仍具有大的窗口边缘，还可保持极长时间。
特别是，在相同的绝缘衬底上形成第二实施方式的存储器元件和驱动该存储器元件的周边电路时，周边电路由TFT构成，具有可廉价地制造的优点， 但另一方面，构成周边电路的各元件具有特性偏差。因此，读出电路的盲区 也增大。从这一点出发，如第二实施方式的存储器元件，窗口边缘大这一特 点在动作可靠性方面成为极其重要的优点。
也如上述第一实施方式中所说明的那样，栅极绝缘膜薄，可在写入时抑 制在漏极端附近的高能量热载流子生成。因此，可抑制对半导体元件的损伤。 如上所述，通过写入时的发热，可进行某种程度的损伤恢复，但若不能完全 恢复，则由于重复擦写损伤会蓄积，从而可能损害器件可靠性。因此，优选 尽可能地抑制损伤大的高能量热载流子的发生。从这一点出发，优选减薄栅 极绝缘膜。另外，通过使栅极绝缘膜薄膜化，可在擦除时对沟道部有效地作 用栅极电场。另外，由于将发生载流子更强力地拉向栅极电极侧，故也具有 可提高擦除效率的优点。因此，优选将栅极绝缘膜薄膜化至不会引起器件破 坏及过度的半导体元件间偏差的程度。
(第三实施方式)
本发明第三实施方式是在液晶显示装置中采用了上述实施方式1、 2所 示的存储器元件。
液晶显示装置是在一对衬底间隔着液晶而构成，如图25A所示，在一衬 底上形成扫描线512和信号线513，以该扫描线512和信号线513围成的区 域为一像素，具备选择性地驱动与该一像素对应的像素电极的驱动电路510。 各像素电极与形成于与另一衬底上的对置电极彼此相对，之间存在有液晶， 选择性地驱动一像素。
第三实施方式的特征在于，在液晶显示装置的面板衬底上形成有第一实 施方式所示的存储器元件。该情况下，本发明的存储器元件作为蓄积图像信 息的元件加以利用，该图像信息提供给对液晶显示装置的对置电极施加电压 的电压发生电路。
更具体地说，如图25B所示，在像素TFT511的栅极电极上连接有扫描 线512，在像素TFT511的一扩散层区域连接有信号线513，在另一扩散层区 域连接有像素电极514。像素电极514经由液晶516与共用面板的对置电极 515对置。在对置电极515上施加电压发生电路522发生的规定的电压。电
曰月M在储紧开,侔的在储都521中存储的图像信息而决定。
为抑制画面的闪烁，对对置电极515施加由电压发生电路522发生的电
压，其电压值应对每个面板进行调节。该电压调节通常是调节外装于面板上 的可变电阻器。由于具备本发明第一实施方式的存储器元件，从而可削减外 带部件自身的成本、外带部件的安装成本。另外，由于调节的自动化容易， 故可削减检查成本。另外，由于本发明的存储器元件的栅极绝缘膜的构造简 单且必要的工序数少，故对成本削减是有利的。 (第四实施方式)
本发明第四实施方式是具备上述实施方式1、 2所示的那样的存储器元 件的显示装置。作为显示装置，例举液晶面板及有机EL面板等。
该显示装置的特征在于，将数字信息输入上述面板衬底上，且该显示装 置具备将由该数字信息确定的电压向上述对置电极输出的电压输出电路及
将数字色调数据变换成模拟色调信号的DA变换器，在上述第一实施方式的 存储器元件中存储规定上述数字色调数据和模拟色调信号的电压的相互关 系的数据。
更具体地说，如图26所示，显示装置6具备显示数据发生电路613,将 数字信号即显示数据送到DA变换器612中。DA变换器612将数字信号即显 示数据变换成模拟信号，经由输出电路614送到显示部615。此时，需要按 照使在显示部显示的图像的色彩自然再现的方式在DA变换器612中调节数 字色调数据和模拟色调信号的电压的相互关系。应对每个面板调节该相互关 系。数字色调数据和模拟色调信号的电压的相互关系被存储于具备本发明的 存储器元件的存储部611内。
数字色调数据和模拟色调信号的电压的相互关系通常被存储于面板上 外带的非易失性存储芯片中。通过具备本发明的存储器元件，可削减外带部
件自身的成本、外带部件的安装成本。另外，由于调节的自动化容易，故可 削减检查成本。另外，由于本发明的存储器元件的栅极绝缘膜的构造简单且 必要的工序数少，故对成本削减是有利的。 (第五实施方式)
本发明第五实施方式是具备显示装置的接收机，该接收机具备上述实施 方式1、 2所示的那样的存储器元件，其特征在于，具备显示装置，在该显 示装置的面板上具备接收图像信号的接收电路、和将由该接收电路接收到的图像信号向显示装置供给的图像信号电路，为存储生成该图像信号所需的数 据，而形成有上述存储器元件。
具体而言，如图27所示，接收机7具备显示装置(液晶显示面板)711、 调谐器712、扬声器713、控制部714、天线端子715。图21表示由天线接 收无线信号的形式，但在通过有线来接收信号时，天线端子代替电缆连接端 子，调谐器代替信号接收部。显示装置711具备本发明的存储器元件。该显 示装置711所具备的非易失性存储器中可存储用于对液晶面板的对置电极施 加的电压值、数字色调数据和模拟色调信号的电压的相互关系等。另外，通 过向显示装置发送编码后的信号，并由显示面板将编码进行解码，可实现信 息平稳的强化，可将此时的编码键存储于显示装置所具备的存储器元件中。 通过具备这样的显示装置，可以以低成本实现高功能的接收机。
权利要求
1、一种半导体元件，其具备半导体层，其设于绝缘衬底上；第一扩散层区域及第二扩散层区域，其设于所述半导体层内，为P型导电类型；电荷蓄积膜，其至少覆盖第一扩散层区域和第二扩散层区域之间的沟道区域，可自该沟道区域注入电荷；栅极电极，其隔着所述电荷蓄积膜位于与所述沟道区域相反的一侧。
2、 如权利要求1所述的半导体元件，其中，所述绝缘衬底的热传导率 为0. 1 W/m K ~ 9W/m K。
3、 如权利要求1所述的半导体元件，其中，设于所述绝缘衬底上的半 导体层的至少所述沟道区域的上表面为大致平坦。
4、 如权利要求1所述的半导体元件，其中，注入到所述电荷蓄积膜的 电荷为在电流从第 一扩散层区域通过上述沟道区域流向第二扩散区域时， 受到由所述电流在沟道区域产生的热辅助，以在所述电荷蓄积膜中大致对称 分布的方式被注入的电荷。
5、 如权利要求1所述的半导体元件，其中，注入到所述电荷蓄积膜的 电荷为在电流从第 一扩散层区域通过所述沟道区域流向第二扩散层区域 时，受到由所述电流在沟道区域产生的热辅助，在沟道区域整个面上载流子 产生而引起的电荷。
6、 如权利要求1所述的半导体元件，其中，注入到所述电荷蓄积膜的 电荷为在电流从第 一扩散层区域通过所述沟道区域流向第二扩散层区域 时，受到由所述电流在沟道区域产生的热辅助，至少被第一扩散层区域附近 的所述电荷蓄积膜俘获的电荷。
7、 如权利要求1所述的半导体元件，其中，在对所述电荷蓄积膜注入 了电荷的状态下，对第一扩散层区域施加了基准电位且对第二扩散层区域施 加了负电压时的阈值、和对第二扩散层区域施加了基准电位且对第一扩散层 区域施加了负电压时的阈值之差为10°/。以下。
8、 如权利要求1所述的半导体元件，其中，还具备在所述半导体层上 及所述栅极电极上形成的层间绝缘膜。
9、 如权利要求8所述的半导体元件，其中，所述层间绝缘膜的至少一 部分由树脂构成。
10、 如权利要求1所述的半导体元件，其中，所述沟道区域的沟道宽度 为0. 5 jum 100 jim。
11、 如权利要求1所述的半导体元件，其中，所述沟道区域的沟道宽度 为2jum 20jum。
12、 如权利要求1所述的半导体元件，其中，所述电荷蓄积膜具有至少 由第一绝缘膜、具有电荷蓄积能力的电荷蓄积膜、和第二绝缘膜构成的层叠结构。
13、 如权利要求12所述的半导体元件，其中，具有所述电荷蓄积能力 的电荷蓄积膜为氮化膜或高介电膜。
14、 如权利要求1所述的半导体元件，其中，所述半导体层为形成于所 述绝缘衬底上的岛状半导体层。
15、 如权利要求1所述的半导体元件，其中，所述半导体层的膜厚为 30nm ~150nm。
16、 如权利要求1所述的半导体元件，其中，所述绝缘衬底是热传导率 为0. 5W/m . K ~ 2W/m . K的玻璃衬底。
17、 如权利要求1所述的半导体元件，其中，所述绝缘衬底是热传导率 为0. 1W/m . K ~ 2W/m K的树脂衬底。
18、 如权利要求1所述的半导体元件，其中，所述半导体层还具备为N 型导电类型的接触区域，所述接触区域与控制端子相接。
19、 如权利要求1所述的半导体元件，其中，所述沟道区域的沟道长度 为0. 1 /a m ~ 3. 4 ja m。
20、 如权利要求18所述的半导体元件，其中，在所述接触区域与第一 扩散层区域及第二扩散层区域之间，形成有杂质浓度比所述接触区域的杂质 浓度低的半导体层区域。
21、 如权利要求20所述的半导体元件，其中，在所述低浓度的半导体 层区域上具有所述栅极电极。
22、 如权利要求1所述的半导体元件，其中，所述绝缘衬底上还具备显 示装置。
23、 如权利要求1所述的半导体元件，其中，还具备加热所述绝缘衬底的加热装置。
24、 一种液晶显示装置，其在面板衬底上具备液晶显示装置和液晶驱动电路，其中，所述液晶显示装置具有 矩阵状配置的扫描线和信号线，以由所述扫描线和信号线围成的区域为 一像素并选择性地驱动与该一 像素对应的像素电极的驱动电路，设于所述像素电极和与之对置的对置电极之间的液晶； 所述液晶驱动电路具有输入数字信息并将由所述数字信息确定的电压向所述对置电极输出的 电压输出电路，将数字色调数据变换为模拟的色调信号的DA变换器， 具备半导体元件的存储电路，该半导体元件存储规定所述数字色调数据和模拟色调信号的电压的相互关系数据；所述半导体元件为权利要求1中记载的半导体元件。
25、 一种接收机，其具备显示装置和存储电路， 所述存储电路具有 接收图像信号的接收电路，将由所述接收电路接收到的图像信号供给显示装置的图像信号电路， 存储生成所述图像信号所需数据的半导体元件； 所述半导体元件为权利要求1中记载的半导体元件。
26、 一种半导体装置，其具备 权利要求1所述的半导体元件；经由第 一开关元件与所述半导体元件的第 一扩散层区域连接的第 一 电 压施力口电3各；经由第二开关元件与所述半导体元件的第二扩散层区域连接的第二电 压施力口电3各；经由第三开关元件与所述半导体元件的栅极电极连接的第三电压施加电路。
27、 如权利要求26所述的半导体装置，其中，第二电压施加电路及第 三电压施加电路输出的电压比第一施加电路输出的电压低。
28、 如权利要求26所述的半导体装置，其中，第三电压施加电路输出 的电压比第二电压施加电路输出的电压低。
29、 如权利要求26所述的半导体装置，其中，还具备经由第四开关元 件与半导体元件的体区连接的第四电压施加电路。
30、 如权利要求26所述的半导体装置，其中，第三电压施加电路及第 四电压施加电路输出的电压比第 一施加电3各输出的电压高。
31、 如权利要求26所述的半导体装置，其中，第三电压施加电路输出 的电压比第四电压施加电路输出的电压高。
32、 一种半导体元件的驱动方法，使用权利要求1所述的半导体元件， 相对于施加于第一扩散层区域的基准电压，对第二扩散层区域及所述栅极电 极施加负的电压，使所述沟道区域产生电流并使其发热，由此将空穴注入到 所述电荷蓄积膜中。
33、 如权利要求32所述的半导体元件的驱动方法，其中，与施加于第 二扩散层区域的负的电压相比，施加于所述栅极电极的负的电压的绝对值 大。
34、 如权利要求32所述的半导体元件的驱动方法，其中，相对于施加 于第一扩散层区域的基准电压，通过对所述栅极电极及所述体区施加正的电 压，将电子注入到所述电荷蓄积膜中。
35、 如权利要求32所述的半导体元件的驱动方法，其中，相对于施加 于第一扩散层区域的基准电压，通过向所述栅极电极及所述体区施加与第二 扩散层区域的电位大致同电位的正的电压，将电子注入到所述电荷蓄积膜 中。
36、 如权利要求32所述的半导体元件的驱动方法，其中，与向所述体 区施加的正电压相比，向所述栅极电极施加的正电压高。
全文摘要
本发明提供一种半导体元件及采用该半导体元件的装置，通过以较低的电压进行高速的写入及擦除动作，且抑制重写劣化，以低成本提供存储窗大且可靠性高的存储器元件。存储器元件具有设于绝缘衬底上的半导体层；为P型导电类型的第一扩散层区域及第二扩散层区域；将第一扩散层区域和第二扩散层区域之间的沟道区域覆盖并可从沟道区域注入电荷的电荷蓄积膜；隔着电荷蓄积膜位于沟道区域的相反侧的栅极电极。
文档编号G02F1/133GK101425541SQ20081018425
公开日2009年5月6日 申请日期2008年9月18日 优先权日2007年9月18日
发明者原田真臣, 太田佳似, 小宫健治, 岩田浩, 木本贤治, 柴田晃秀, 片冈耕太郎, 足立浩一郎 申请人:夏普株式会社