专利名称：用于高密度静态随机存取存储器的偏压技术的制作方法
技术领域：
本发明涉及存储器设备，更具体地说，本发明涉及静态随机存取存储器(SRAM)。
背景技术：
自从二十世纪七十年代的电子技术革命开始出现以来，计算机产业中的持续的技术进步已经取决于快速且廉价地存储和获取不断增长的数据量的能力。因此，在过去的数十年中，半导体存储器的发展已经在计算机产业的进步中起到了主要作用。
具体而言，随着对用于高性能微处理器的大规模片上高速缓存的日益增长的需要，高密度静态随机存取存储器(SRAM)设计变得更为重要。传统地，对于高速缓存设备，已经实现了六晶体管(6T)SRAM单元。然而，6T SRAM单元的尺寸已经变得不合需要。因此，由于更小的单元面积，所以四晶体管(4T)SRAM单元变得更加符合需要。然而，4T SRAM单元存在一定的问题，因为其通常难以满足读取稳定性的要求。
通过下面提供的详细描述和本发明的各个实施例的附图，可以更充分地理解本发明。但是，附图不应当被认为是将本发明限制到具体的实施例，而仅仅是为了解释和理解。
图1是计算机系统的一个实施例的方框图；
图2图示了一个示例性的四晶体管存储器；图3图示了具有正向偏压的四晶体管存储器单元的一个实施例；和图4图示了存储器设备的一个实施例。
具体实施例方式
本发明描述了用于实现了四晶体管存储器单元的静态随机存取存储器(SRAM)的偏压技术。根据一个实施例，在存储器单元备用状态期间的正向偏压的输送，通过帮助提供来自存取和负载晶体管的漏电流，使得存取和负载晶体管能够在存储器单元中保持存储值。而且，在存储器单元读取状态期间的反向偏压的输送使得存取和负载晶体管能够防止存储器单元在读取期间转变它的值。
在下面的详细描述中阐述了很多具体细节。但是，没有这些具体细节也可以实施本发明，对于本领域的技术人员来说是很明显的。在另外一些例子里，以方框图的形式而非详细地示出了公知的结构和设备，以避免模糊本发明。
在说明书中提及“一个实施例”和“实施例”时，意思是结合实施例描述的特定特征、结构或者特性被包括在本发明的至少一个实施例中。在说明书中的各个地方出现的短语“在一个实施例中”并不必都指相同的实施例。
图1是计算机系统100的一个实施例的方框图。计算机100包括处理数据信号的处理器101。处理器101可以是复杂指令集计算机(CISC)微处理器、精简指令集计算机(RISC)微处理器、超长指令字(VLIW)微处理器、实现若干指令集的结合的处理器或者其他的处理器设备。
在一个实施例中，处理器101是处理器Pentium系列中的处理器，包括可以从加利福尼亚州圣克拉拉市英特尔公司获得的PentiumII系列以及移动Pentium和PentiumII处理器。或者，可以使用其他的处理器。图1示出了使用单个处理器计算机的计算机系统100的示例。然而，本领域普通技术人员将理解，使用具有多个处理器的计算机可以实现计算机系统100。
处理器101耦合到处理器总线110。处理器总线110在处理器101和计算机系统100中的其他部件之间传输数据信号。计算机系统100还包括存储器113。在一个实施例中，存储器113是动态随机存取存储器(DRAM)设备。然而，在其他的实施例中，存储器113可以是静态随机存取存储(SRAM)设备，或者其他的存储器设备。
存储器113可以存储可以由处理器101执行的由数据信号表示的代码和指令。根据一个实施例，高速缓存102位于处理器101中，并存储同时也被存储在存储器113中的数据信号。高速缓存102通过利用其访问的局域性(locality)，加快处理器101对存储器的访问。
在另一个实施例中，高速缓存102位于处理器101的外部。计算机系统100还包括耦合到处理器总线110和存储器113的桥接存储器控制器111。桥接/存储器控制器111控制处理器101、存储器113以及计算机系统100中的其他部件之间的数据信号，并桥接处理器总线110和存储器113之间的数据信号。
通常，对于高速缓存设备已经实现了六晶体管(6T)SRAM单元。然而，6T SRAM单元的尺寸已经变得不合需要。因此，由于更小的单元面积，所以四晶体管(4T)SRAM单元变得更加符合需要。图2图示了示例性的存储器单元。该存储器单元包括两个PMOS晶体管(P1和P2)和两个NMOP晶体管(N1和N2)。此外，该存储器单元包括存储节点1和存储节点2。
存储器单元一般工作在三种模式下，即备用(STANDBY)、读取(READ)和写入(WRITE)。当处在STANDBY模式中时，从PMOS晶体管向相应的NMOS晶体管提供相当大的截止状态漏电流，以便保持存储节点1和存储节点2处的数据存储。因此，PMOS晶体管被设计成足够强壮(strong)，以提供必要的漏电流。
但是，如果PMOS晶体管太强壮，则在读取模式期间，流过晶体管P1或者晶体管P2的电流可以将节点1和2拉高，由此翻转(flip)存储器单元。因此，发生存储器状态的丢失。为了防止发生这样的情况，晶体管N1一般必须比晶体管P1至少强壮1.5倍，以确保在READ模式时的单元稳定性。然而，晶体管N1尺寸的增大导致存储器单元的面积增大。
图3图示了存储器单元300的一个实施例。存储器单元300包括PMOS晶体管310和320，以及NMOS晶体管330和340。晶体管310和320起到存取和负载晶体管的作用。晶体管310的栅极耦合到字线(WORDLINE)。WORDLINE用于启动SRAM设备(例如，高速缓存102)中的一行单元300。
晶体管310的源极耦合到两个位线中的一个(BITLINE)，而漏极在存储节点1处耦合到晶体管330的漏极。BITLINE用于启动SRAM设备中的一列单元。晶体管320的栅极也被耦合到WORDLINE。晶体管320的源极耦合到另一个字线(BITLINE#)，并且漏极在存储节点2处耦合到晶体管340的漏极。
晶体管330和340起到SRAM设备的主体(body)的作用。晶体管330的栅极在存储节点2处耦合到晶体管320的漏极。如上所述，晶体管330的漏极被耦合到存储节点1，并且源极耦合至接地。晶体管340的栅极在存储节点1处耦合到晶体管310的漏极。同样，晶体管340的漏极耦合到存储节点2，并且源极耦合至接地。
根据一个实施例，晶体管3 10和320包括从主体控制信号接收的主体偏压(Vb)。在一个实施例中，从处理器101接收主体控制信号。然而，在其他的实施例中，主体控制信号可以从存储器控制器111接收。在另一个实施例中，如在下面所详细描述的，晶体管310和320在STANDBY模式期间接收正向主体偏压，而在READ模式期间接收反向主体偏压。
当在STANDBY模式中工作时，两个位线和WORDLINE都处在高逻辑电平(例如，逻辑1)。假设存储节点1一开始处在高逻辑电平(例如，逻辑0)且存储节点2一开始处在低逻辑电平，则节点1被驱动至低逻辑电平并且节点2被驱动至高逻辑电平。结果，数据值一直被存储在节点2。来自晶体管320的截止状态漏电流帮助保持存储节点2处的逻辑高值。在STANDBY模式期间，在晶体管310和320处主体控制信号作为正向偏压被接收。
正向偏压是提供给晶体管310和320的小于Vcc的电压。正向偏压降低了晶体管310和晶体管320的阈值电压，并且增大了晶体管310和320的截止状态电流。因此，来自晶体管320的额外的漏电流可以补偿存储节点2处的电流损失，以便保持逻辑高状态。
当在READ模式中工作时，两个位线都处在高逻辑电平，而WORDLINE处在低逻辑电平。假设存储节点1一开始处在低逻辑电平并且存储节点2一开始处在高逻辑电平，则存储节点1被驱动至高逻辑电平而存储节点2被驱动至低逻辑电平。因此，电流将通过晶体管310从BITLINE流到存储节点1。如上所述，在READ模式期间，在晶体管310和320处主体控制信号作为反向偏压被接收。
反向偏压是提供给晶体管310和320的大于Vcc的电压。反向偏压使得晶体管310和320增大了晶体管310的阈值电压并且使得NMOS晶体管对PMOS晶体管的驱动电流之比增大。结果，防止了存储节点1在读取期间被来自晶体管310的电流拉高而导致存储器单元翻转。这样，存储器单元300的读取稳定性提高了。
图4图示了存储器400的一个实施例。根据一个实施例，存储器400被实现为高速缓存102。然而，存储器400可以被实现为在计算机系统100中使用的任何类型的SRAM设备。存储器400包括存储器单元410、N-阱415、间隙单元420、N-阱触点(contact)430和控制信号440。
存储器单元410包括PMOS部件(例如，晶体管310和320)和NMOS部件(例如，晶体管330和340)。N-阱415包括形成于其中的p-沟道晶体管的网络。因此，在存储器400的每一个存储器单元410中的所有PMOS部件共享N-阱415。存储器400中的间隙单元420用于字线搭接。
N-阱触点430位于间隙单元420之中。在间隙420中，控制信号440被耦合到触点430。控制信号440是被传送到触点430的主体控制信号。这样，存储器400中的每个PMOS部件接收主体控制440。如上所述，控制信号440将偏压传送至存储器单元410的PMOS部件。通过使控制信号440从N-阱触点430发送，来自晶体管330和340的面积影响被最小化。
偏压信号向4T存储器单元的传送，使得在单元中可以实现更小的晶体管。因此，在甚至更小面积的情况下，4T存储器单元也是可操作的，进而得到更小的SRAM。
鉴于在阅读了前面的说明书后，本发明的许多替换和修改对于本领域普通技术人员无疑将变得明显，因此应该理解，通过示例性的方式所示出和描述的任何具体实施例决不能被认为是限制。因而，对于各个实施例的细节的引用不应认为是对权利要求的范围的限制，其中所述权利要求本身仅仅陈述了被认为是本发明的那些特征。
这样，已经描述了用于实现四晶体管存储器单元的SRAM的偏压技术。
权利要求
1.一种存储器单元，包括第一P型金属氧化物半导体晶体管；耦合到所述第一P型金属氧化物半导体晶体管的第一N型金属氧化物半导体晶体管；第二P型金属氧化物半导体晶体管；和耦合到所述第二P型金属氧化物半导体晶体管的第二N型金属氧化物半导体晶体管；所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管接收偏压控制信号。
2.如权利要求1所述的存储器单元，还包括耦合到所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间的第一存储节点；和耦合到所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间的第二存储节点。
3.如权利要求2所述的存储器单元，其中，每当所述存储器单元工作在备用模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送正向偏压。
4.如权利要求3所述的存储器单元，其中，通过提供来自所述第一P型金属氧化物半导体晶体管的截止状态漏电流，所述正向偏压使所述第一存储节点能够保持存储值。
5.如权利要求2所述的存储器单元，其中，每当所述存储器单元工作在读取模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送反向偏压。
6.如权利要求5所述的存储器单元，其中，所述反向偏压防止所述存储器单元在读取模式期间转变其值。
7.一种存储器设备，包括N-阱；多个存储器单元，每个存储器单元包括P-沟道部件；和N-沟道部件，所述P-沟道部件形成在所述N-阱中；形成在所述N-阱之中的间隙单元；和所述间隙单元之中的触点，所述触点向存储器单元之中的每一个所述P-沟道部件提供偏压控制信号。
8.如权利要求7所述的存储器设备，其中每个存储器单元的所述P-沟道部件包括第一P型金属氧化物半导体晶体管；和第二P型金属氧化物半导体晶体管，所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管接收偏压控制信号。
9.如权利要求8所述的存储器设备，其中每个存储器单元的所述N-沟道部件包括耦合到所述第一P型金属氧化物半导体晶体管的第一N型金属氧化物半导体晶体管；和耦合到所述第二P型金属氧化物半导体晶体管的第二N型金属氧化物半导体晶体管。
10.如权利要求9所述的存储器设备，还包括耦合到所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间的第一存储节点；和耦合到所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间的第二存储节点。
11.如权利要求10所述的存储器设备，其中，每当所述存储器单元工作在备用模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送正向偏压。
12.如权利要求11所述的存储器设备，其中，通过提供来自所述第一P型金属氧化物半导体晶体管的截止状态漏电流，所述正向偏压使所述第一存储节点能够保持存储值。
13.如权利要求10所述的存储器设备，其中，每当所述存储器单元工作在读取模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送反向偏压。
14.如权利要求13所述的存储器设备，其中，所述反向偏压防止所述存储器单元在读取模式期间转变其值。
15.一种计算机系统，包括微处理器；和高速缓冲存储器设备，所述高速缓冲存储器设备包括多个存储器单元，每个存储器单元包括P-沟道部件和N-沟道部件，所述P-沟道部件形成在N-阱中；形成在所述N-阱之中的间隙单元；和所述间隙单元之中的触点，所述触点向存储器单元之中的每一个所述P-沟道部件提供偏压控制信号。
16.如权利要求15所述的计算机系统，其中每个存储器单元的所述P-沟道部件包括第一P型金属氧化物半导体晶体管；和第二P型金属氧化物半导体晶体管，所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管接收偏压控制信号。
17.如权利要求16所述的计算机系统，其中每个存储器单元的所述N-沟道部件包括耦合到所述第一P型金属氧化物半导体晶体管的第一N型金属氧化物半导体晶体管；和耦合到所述第二P型金属氧化物半导体晶体管的第二N型金属氧化物半导体晶体管。
18.如权利要求17所述的计算机系统，还包括耦合到所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间的第一存储节点；和耦合到所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间的第二存储节点。
19.如权利要求18所述的计算机系统，其中，每当所述存储器单元工作在备用模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送正向偏压。
20.如权利要求19所述的计算机系统，其中，通过提供来自所述第一P型金属氧化物半导体晶体管的截止状态漏电流，所述正向偏压使所述第一存储节点能够保持存储值。
21.如权利要求18所述的计算机系统，其中，每当所述存储器单元工作在读取模式中时，所述偏压控制信号总是向所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管传送反向偏压。
22.如权利要求21所述的计算机系统，其中，所述反向偏压防止所述存储器单元在读取模式期间转变其值。
23.如权利要求15所述的计算机系统，其中所述高速缓冲存储器设备被耦合到所述微处理器。
24.如权利要求15所述的计算机系统，其中所述高速缓冲存储器设备被包括在所述微处理器中。
全文摘要
根据一个实施例，本发明公开了一种存储器单元。存储器单元包括第一PMOS晶体管，耦合到所述第一PMOS晶体管的第一NMOS晶体管，第二PMOS晶体管和耦合到第二PMOS晶体管的第二NMOS晶体管。第一和第二PMOS晶体管接收偏压控制信号。
文档编号G11C11/412GK1585986SQ02822313
公开日2005年2月23日 申请日期2002年11月8日 优先权日2001年11月13日
发明者凯文·张, 利琼·魏 申请人:英特尔公司