号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号步骤包括:
[0050]在输入阶段和输出阶段，进位信号输出单元控制进位信号输出端输出时钟信号；
[0051]在复位阶段和输出阶段，进位信号输出单元控制进位信号输出端输出第三电平。
[0052]本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
[0053]本发明还提供了一种显示装置，包括上述的栅极驱动电路。
[0054]与现有技术相比，本发明所述的移位寄存器及其驱动方法、栅极驱动电路和显示装置采用第一电平输出端以持续使下拉节点在非输出阶段内处于第一电平(该第一电平可以控制对上拉节点进行放电去噪的晶体管导通)，从而实现对上拉节点在非输出阶段进行放电，去噪声;本发明采用进位信号输出端代替现有技术中通过栅极驱动信号输出端给下一级移位寄存器单元提供输入信号，从而可以减小栅极驱动信号输出单元包括的输出晶体管的尺寸，进而可以降低整个移位寄存器单元的功耗及尺寸，可满足低功耗窄边框产品的需求。
【附图说明】
[0055]图1是本发明实施例所述的移位寄存器单元的结构图；
[0056]图2是本发明一实施例所述的移位寄存器单元的电路图；
[0057]图3是本发明另一实施例所述的移位寄存器单元的电路图；
[0058]图4A是本发明又一实施例所述的移位寄存器单元的电路图；
[0059]图4B是本发明又一实施例所述的移位寄存器单元的电路图；
[0060]图5A是本发明又一实施例所述的移位寄存器单元的电路图；
[0061 ]图5B是本发明又一实施例所述的移位寄存器单元的电路图；
[0062]图6是本发明所述的移位寄存器单元的一具体实施例的电路图；
[0063 ]图7是本发明如图6所示的移位寄存器的具体实施例的时序图。
【具体实施方式】
[0064]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0065]如图1所示，本发明实施例所述的移位寄存器单元，包括输入端INPUT、复位端RESET、第一电平输出端VOl、进位信号输出端0_UN和栅极驱动信号输出端OUT，所述移位寄存器单元还包括:
[ΟΟ??] 上拉节点控制单元11，与所述输入端INPUT、所述复位端RESET和所述上拉节点PU连接；
[0067 ]下拉控制节点控制单元12，分别与所述第一电平输出端VOl、所述上拉节点PU和所述下拉控制节点PD_CN连接，用于当所述上拉节点PU的电位为第一电平VI时控制所述下拉控制节Aro_CN的电位为第二电平V2，当所述上拉节点PU的电位为第三电平V3时控制所述下拉控制节点PD_CN与所述第一电平输出端VOI连接；
[0068]下拉节点控制单元13，分别与所述下拉控制节点H)_CN、所述第一电平输出端V01、所述上拉节点PU和下拉节点F1D连接，用于当所述上拉节点PU的电位为第一电平Vl时控制所述下拉节点PD的电位为第二电平V2，当所述下拉控制节点PD_CN的电位为第一电平Vl时控制所述下拉节点H)与所述第一电平输出端VOI连接；
[0069]栅极驱动信号输出单元14，分别与所述上拉节点PU、所述下拉节点ro和所述栅极驱动信号输出端OUT连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUT输出栅极驱动信号；以及，
[0070]进位信号输出单元15，分别与所述进位信号输出端0_UN、所述上拉节点PU和所述下拉节点H)连接，用于在所述上拉节点PU和所述下拉节点F1D的控制下控制所述进位信号输出端0_UN输出进位信号，所述进位信号输出端0_UN为相邻下一级移位寄存器单元提供输入信号。
[0071]本发明实施例所述的移位寄存器单元采用第一电平输出端以持续使下拉节点PD在非输出阶段内处于第一电平(该第一电平可以控制对上拉节点PU进行放电去噪的晶体管导通)，从而实现对上拉节点PU在非输出阶段进行放电，去噪声;本发明实施例所述的移位寄存器单元不仅具有栅极驱动信号输出端，还采用了进位信号输出端0_UN，以便通过该进位信号输出端0_UN为上一级移位寄存器单元提供复位信号，为下一级移位寄存器单元提供输入信号，可以达成更好充电放电效果;并且本发明实施例所述的移位寄存器单元采用进位信号输出端代替现有技术中通过栅极驱动信号输出端给下一级移位寄存器单元提供输入信号，从而可以减小栅极驱动信号输出单元包括的输出晶体管的尺寸，进而可以降低整个移位寄存器单元的功耗及尺寸，可满足低功耗窄边框产品的需求。
[0072]根据一种【具体实施方式】，当本发明如图1所示的移位寄存器单元的实施例中的输出晶体管(即栅极驱动信号输出单元包括的栅极与上拉节点连接的晶体管以及栅极与下拉节点连接的晶体管，以及进位信号输出单元包括的栅极与上拉节点连接的晶体管以及栅极与下拉节点连接的晶体管)为η型晶体管时，第一电平可以为高电平，第三电平可以为第一低电平VGLl，第二电平可以为第二低电平VGL2。但是本发明实施例所述的移位寄存器单元包括的输出晶体管也可以为P型晶体管，只需相应将第一电平、第二电平和第三电平的电位进行调整即可，以上【具体实施方式】仅用作举例而并非对晶体管类型和电平值进行限定。
[0073]具体的，如图2所示，所述进位信号输出单元15，还与所述复位端RESET连接，进一步用于在由所述复位端RESET输入的复位信号为第一电平时控制所述进位信号输出端0_UN输出第三电平，以通过复位端RESET输入的复位信号对进位信号进行复位。
[0074]具体的，如图3所示，所述下拉控制节点控制单元12包括:
[0075]第一下拉控制节点控制晶体管M121，栅极与所述上拉节点PU连接，第一极与所述下拉控制节点PD_CN连接，第二极接入第二电平V2;以及，
[0076]第二下拉控制节点控制晶体管M122，栅极和第一极都与所述第一电平输出端VOl连接，第二极与所述下拉控制节点PD_CN连接。
[0077]在如图3所示的实施例中，以M121和M122为η型晶体管为例说明，在实际操作时，Μ121和Μ122也可以为P型晶体管；
[0078]当Μ121和Μ122为η型晶体管时，Vl可以为高电平VDD，V2可以为第二低电平VGL2;
[0079]第一下拉控制节点控制晶体管M121用于当上拉节点PU的电位为高电平时导通，而控制下拉控制节点PD_CN接入第二低电平VGL2 ；
[0080]第二下拉控制节点控制晶体管M122用于当上拉节点PU的电位为低电平时控制下拉节点PD_CN的电位保持为高电平VDD，进而控制下拉节点控制单元使得下拉节点F1D的电位为高电平，从而实现在非输出阶段对上拉节点PU进行放电，去噪声。
[0081 ]具体的，所述下拉节点控制单元包括:
[0082]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第二电平；以及，
[0083]第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输出端连接，第二极与所述下拉节点连接；
[0084]当所述第一下拉节点控制晶体管和所述第二下拉节点控制晶体管都为η型晶体管时，第二电平为第二低电平；当所述上拉节点的电位为高电平时，第一下拉节点控制晶体管导通以控制下拉节点接入第二低电平；当所述下拉控制节点的电位为高电平时(也即上拉节点的电位为低电平时)，第二下拉节点控制晶体管导通，以控制下拉节点的电位为高电平。在实际操作时，所述第一下拉节点控制晶体管和第二下拉节点控制晶体管也可以为P型晶体管。
[0085]具体的，如图4Α所示，所述进位信号输出单元15可以包括:
[0086]第一进位信号输出晶体管Μ151，栅极与所述上拉节点PU连接，第