专利名称：具有由相同材料制成的电阻器图形和栓塞图形的集成电路器件及其形成方法
与相关申请的关系本申请要求2004年4月8日申请的韩国专利申请号KR 2004-24206和2003年7月8申请的韩国专利申请号KR 2003-46133的优先权，由此引入其全部公开作为参考。
背景技术：
本发明总体上涉及集成电路器件及其制造方法，更具体涉及包括电阻器图形的集成电路器件及其制造方法。
随着半导体器件变得更高度地集成，可能减小了导电图形如单元栅电极的宽度和间距。如果导电图形的厚度不相应于宽度和间隔的减小而减小，那么执行光刻刻蚀形成导电图形可能是困难的，此外，构图的导电图形一般具有高的高宽比，以致后续工艺如间隙-填充工艺可能也具有技术性问题。
具体，在快闪存储器件领域，由于浮栅电极可能增加栅电极的高度。由此，在快闪存储器件领域可能遇到上述问题。此外，由于两个相邻的浮栅电极之间的耦合，可能产生电性能(例如，单元晶体管的阈值电压)的耗散。结果，可能使产品质量退化。
为了解决这些问题的一些，提出了用于减小栅电极和浮栅电极的厚度的方法。但是，这些方法可能具有其中电阻器的接触电阻可能增加的缺点。
图1图示了用于制造快闪存储器件电阻器的常规方法的剖面图。现在参考图1，在半导体衬底10的预定区域中形成器件隔离层20。在器件隔离层20上顺序地层叠下导电图形30、栅极层间介质层40以及上导电图形50。
上导电图形50包括顺序地层叠的第一和第二导电图形52和54。通常，下导电图形30和第一上导电图形52由多晶硅形成，第二上导电图形54由金属材料层如硅化钨形成。第二上导电图形54可以用快闪存储器的控制栅构成；因此，第二上导电图形54可以由具有低电阻率的金属材料如钨形成，以便减小字线的信号-延迟。但是，第二上导电图形54的电阻率可能太低而不能形成具有需要的阻抗的电阻器图形。因此，对于快闪存储器件电阻器，下导电图形30可以使用多晶硅形成。
在形成了上导电图形50的半导体衬底上形成层间介质层70。构图层间介质层70，以形成露出下导电图形30的顶表面的开口75。开口75形成在下导电图形30的两侧。用连接到下导电图形30的接触栓塞80填充开口75。接触栓塞80可以使用金属材料如钨形成，且连接到金属互连85。
下导电图形30用作在单元阵列区中的浮栅电极。因此，下导电图形30的厚度可以变为与如上所述的一样薄。可以使用过刻蚀法执行用于形成开口75的各向异性刻蚀工艺，以减小接触栓塞80和下导电图形30之间的连接故障(例如，未开口的现象)的可能性。此外，为了简化工艺，同时执行用于形成开口75的刻蚀工艺和用于形成位线接触孔的刻蚀法。由于下导电图形30，位线接触孔中的层间介质层70的厚度比开口75中的厚度相对更厚。由于该厚度差值，接触栓塞80和下导电图形30之间的接触面积可能被改变。例如，如果开口75贯穿具有低厚度的下导电图形30以露出器件隔离层20，那么仅接触栓塞80的侧壁与下导电图形30接触(参见图2)。如果开口75没有贯穿下导电图形30，那么接触栓塞80顶部和外侧部与下导电图形30接触(参见图3)。
如果使用不同种类的材料，那么它们之间的连接电阻可能高度地受接触面积影响。如前所述，如果接触栓塞80由钨形成，那么下导电图形30由多晶硅形成，那么根据接触栓塞80和下导电图形30之间的接触面积的改变可以改变接触电阻。具体地，如果接触栓塞80由钨形成，包括钛和氮化钛的常规阻挡金属层可以与下导电图形30的多晶硅起反应。结果，由于形成绝缘的硅化钛，可能带来问题。为了减小这些问题的可能性，在刻蚀工艺中可以使用另一种掩模图形。但是，掩模图形的增加可能增加处理成本。
发明内容
根据本发明的某些实施例，通过在衬底上形成电阻器图形而形成集成电路器件。在电阻器图形上形成层间介质层。构图层间介质层，以形成露出电阻器图形的至少一个开口。形成填充至少一个开口的栓塞图形，以及使用相同的材料形成栓塞图形和电阻器图形。
在本发明的另一实施例中，在衬底中形成器件隔离层，以限定有源区。在器件隔离层上形成电阻器图形。
在本发明的再一实施例中，电阻器图形和栓塞图形包括多晶硅。
在本发明的再一实施例中，构图层间介质层包括使用相对于电阻器图形具有刻蚀选择率的刻蚀剂和使用过刻蚀技术刻蚀层间介质层，以便露出电阻器图形。
在本发明的再一实施例中，层间介质层包括氧化硅、氮化硅和/或氮氧化硅。
在本发明的再一实施例中，在形成层间介质层之前在电阻器图形上形成栅极层间介质层和上导电层。构图上导电层和栅极层间介质层，以露出电阻器图形的部分顶表面。电阻器图形的露出部分对应于层间介质层中的一个或多个开口。
在本发明的再一实施例中，通过在衬底中形成限定单元阵列区和电阻器区域的器件隔离层形成电阻器图形。在单元阵列区上形成栅绝缘层。在栅绝缘层和衬底上形成第一导电层；构图第一导电层以形成露出器件隔离层的第一导电图形。在具有露出第一导电图形的顶表面的一个或多个开口的第一导电层上形成栅极层间介质层。在栅极层间介质层上形成第二导电层。构图第二导电层、栅极层间介质层和第一导电图形，以在单元阵列区和电阻器区域中分别形成单元栅极图形和电阻器图形。
在本发明的再一实施例中，第一导电层和栓塞图形由相同的材料制成。
在本发明的再一实施例中，第一导电层和栓塞图形包括多晶硅。
在本发明的再一实施例中，构图第二导电层、栅极层间介质层和第一导电图形包括构图第二导电层以形成露出栅极层间介质层的上栅极图形。在具有上栅极图形的所得结构上形成掩模图形，以致掩模图形覆盖部分电阻器区域，以便限定电阻器图形并露出单元阵列区。使用掩模图形和上栅极图形作为刻蚀掩模顺序地刻蚀栅极层间介质层和第一导电层。
在本发明的再一实施例中，构图第二导电层以形成上栅极图形包括除去电阻器区域中的第二导电层。
在本发明的再一实施例中，在单元阵列区的有源区上形成第一导电图形，以露出器件隔离层和覆盖电阻器区域的表面。
在本发明的再一实施例中，形成栅极层间介质层包括在具有第一导电图形的所得结构上形成栅极层间介质层。构图栅极层间介质层，以形成露出第一导电图形的顶表面的一个或多个开口。
在本发明的再一实施例中，第二导电层包括多晶硅、钨、硅化钨、硅化钴和/或铜。
图1是包括快闪存储器件电阻器的常规集成电路器件的剖面图；图2至3图示了根据常规方法用于形成电阻器图形的接触面积变化的透视图；图4至7图示了根据本发明的某些实施例形成集成电路器件的方法的剖面图，该集成电路器件包括由同一材料制造的电阻器图形和栓塞图形；图8图示了根据本发明的某些实施例的电阻器图形的透视图；图9A至13A和9B至13B图示了根据本发明的某些实施例形成集成电路器件的方法的平面图，该集成电路器件包括电阻器图形；以及图9C至13C图示了根据本发明的某些实施例形成集成电路器件的方法的剖面图，该集成电路器件包括电阻器图形。
具体实施例方式
尽管本发明容易进行各种改进和替换形式，但在附图中通过举例示出了其具体实施例，且在此将详细描述了其具体的实施例。但是，应当理解这些并意味着将本发明限定为公开的具体形式，相反，本发明将覆盖属于权利要求所限定的本发明的精神和范围内的所有改进、等效物和替换。在附图的描述中相同的标记始终指相同的元件。在图中，为了清楚放大了层和区域的尺寸。在此描述的每个实施例还包括其互补的导电类型实施例。
应当理解当一个元件例如层、区域或衬底指在另一元件“上”时，它可以直接在另一元件上或也可能存在插入元件。应当理解，如果元件的一部分称为“内部，那么它比元件的其他部分更远离器件的外部。而且，在此可以使用相对术语如“在...之下”或“重叠”以描述如图所示的一个层或区域与另一个层或区域相对于衬底或基层的关系。应当理解这些术语除图中描绘的取向之外还包括器件的不同取向。最终，术语“直接”意味着没有插入元件。如在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
应当理解，尽管在此可以使用术语第一和第二等来描述各种元件、组件、层和/或部分，但是这些元件、元件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分相区别。因此，在不脱离本发明的教导的条件下，下面论述的第一区域、层或部分可以称为第二区域、层或部分，同样，第二区域、层或部分可以称为第一区域、层或部分。
在此参考截面图描述了本发明的实施例，该截面图是本发明的理想化实施例(和中间结构)的示意图。照此，应当预想作为制造技术的结果的图示形状和/或容差的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括由制造所得的形状的偏差。例如，所示的具有方形或锐利边缘的接触孔一般将具有圆形或曲线特点，而不是图中所示的精确形状。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有由属于本发明的技术领域的普通技术人员通常理解的相同意思。还应当理解如在通常使用的词典中定义的术语应该当解释为具有符合相关技术的环境中的意思且不被解释为理想化或过于形式化。
图4至7图示了根据本发明的某些实施例具有电阻器的半导体器件及其制造方法的剖面图。现在参考图4，在半导体衬底100的预定区域形成用于限定有源区的器件隔离层110。根据本发明的某些实施例可以使用沟槽技术形成器件隔离层。沟槽技术可以包括形成覆盖有源区的顶表面的沟槽掩模图形并使用沟槽掩模图形作为刻蚀掩模各向异性地刻蚀半导体衬底100。可以使用氧化硅膜和多晶硅作为沟槽掩模图形。
根据本发明的某些实施例，器件隔离层110限定快闪存储器的单元阵列区和外围电路区。在外围电路区中布置将形成电阻器的电阻器区域。
在包括器件隔离层110的半导体衬底上顺序地形成栅氧化层120和下导电层130。根据本发明的某些实施例可以通过热氧化半导体衬底100的顶表面形成栅氧化层120。在本发明的其他实施例中，栅氧化层120可以是用作沟槽掩模图形的氧化硅膜。根据本发明的某些实施例，下导电层130由多晶硅形成，且可以具有约100至1000的厚度。
现在参考图5，构图下导电层130，以形成布置在器件隔离层110上的电阻器图形135。然后，在包括电阻器图形135的半导体衬底的表面上形成栅极层间介质层140。栅极层间介质层140可以包括顺序地层叠的氧化硅层、氮化硅层和/或氧化硅层。
根据本发明的某些实施例，氧化硅层、氮化硅层以及氧化硅层的厚度分别约为45、70和85。根据本发明的各种实施例可以改变这些材料层的厚度。
在包括栅极层间介质层140的半导体衬底100上形成上导电层。上导电层可以由相对于栅极层间介质层140具有刻蚀选择率的导电材料形成。例如，上导电层可以是多晶硅、钨、硅化钨、硅化钴、和/或铜。上导电层可以包括第一和第二上导电层150和160。在此情况下，第一上导电层150可以是多晶硅以及第二上导电层160可以是硅化钨。
根据本发明的某些实施例，可以在下导电层130上形成栅极层间介质层140，以形成电阻器图形135，而不构图下导电层130。根据这些实施例，在形成上导电层之前，构图栅极层间介质层140，以露出下导电层130的预定区域。可以在单元阵列区和电阻器区域中形成露出下导电层130的开口区。
现在参考图6，直到露出栅极层间介质层140的顶表面，构图上导电层150和160，以形成布置在电阻器区域上的上导电图形。上导电图形包括顺序地层叠的第一上导电图形155和第二上导电图形165。可以使用相对于栅极层间介质层具有刻蚀选择率的各向异性刻蚀法构图上导电图形150和160。
在用于制造具有电阻器的快闪存储器的本发明的某些实施例中可以使用栅极层间介质层140、第一上导电图形155以及第二上导电图形165。例如，没有这些层的实施例可以用来形成除快闪存储器以外的半导体器件。
现在参考图7，在包括上导电图形155和165的半导体衬底上形成层间介质层170。层间介质层170可以由氧化硅层、氮化硅层和/或氮氧化硅层形成。构图层间介质层170以形成露出电阻器图形135的开口175。可以在电阻器图形135的两侧形成开口175。
在层间介质层170的表面上形成填充开口175的栓塞导电层。栓塞导电层可以由与电阻器图形135相同的材料形成。平整地刻蚀栓塞导电层直到露出层间介质层170的顶表面。由此，形成填充开口175的栓塞图形。可以使用化学机械抛光(CMP)或深刻蚀执行平整化刻蚀。在层间介质层170上形成连接到栓塞图形180的上互连。
根据本发明的某些实施例，可以通过使用相对于电阻器图形135具有刻蚀选择率的刻蚀剂刻蚀层间介质层170形成开口175。如果电阻器图形135没有被露出，那么可能发生连接故障问题。因此，过刻蚀法可以用于形成开口175。
如上面的背景部分所论述，如果使用过刻蚀法形成开口175，那么由于电阻器图形135的厚度减小可以露出器件隔离层110。通常，可以通过露出器件隔离层110改变连接区。结果，取决于半导体衬底的位置的电阻器图形135中测量的电阻可能是不均匀的。该问题可能与界面处的接触电阻的增加有关。换句话说，该理由是可以由不同于栓塞图形180的材料制造电阻器图形135。
根据本发明的某些实施例，栓塞图形180可以由与电阻器图形135相同的材料例如多晶硅形成。结果，可以减小各种材料之间的接触电阻，由此减小取决于上述接触面积的变化的电阻的不均匀性。
图8图示了根据本发明的某些实施例的半导体器件电阻器的透视图。现在参考图8，在半导体衬底100的预定区域上布置限定有源区的器件隔离层110。可以通过沟槽技术形成器件隔离层110且可以由氧化硅形成。
在器件隔离层110上布置电阻器图形135。为了具有预定的阻抗，电阻器图形135可以具有预定的长度。在高度集成的半导体器件中，减小电阻器图形的占用区域可以是合乎需要的。由此，在本发明的某些实施例中，可以形成电阻器图形135以具有之字形形状。根据本发明的某些实施例的电阻器图形135可以由多晶硅形成。电阻器图形的厚度可以约100至1000。
在电阻器图形135上布置预定的栓塞图形180。栓塞图形180连接到跨越栓塞图形180的预定互连190。栓塞图形180电连接到电阻器图形135的两端。根据本发明的各个实施例，栓塞图形180可以与电阻器图形135接触或贯穿电阻器图形135，以与器件隔离层110接触。为了减少接触电阻的增加，可以使用与电阻器图形135相同的材料形成栓塞图形180。因此，根据本发明的某些实施例，栓塞图形180和电阻器图形135都可以由多晶硅形成。
现在参考图9A、9B和9C，在半导体衬底200上形成限定有源区的器件隔离层210。器件隔离层可以将半导体衬底200分为单元阵列区、外围电路区和电阻器区域。图9A至13A示出了单元阵列区的平面图，图9B至13B示出了电阻器区域的平面图，以及图9C至13C示出了单元阵列区和电阻器区域的剖面的剖面图。具体，图9C至13C的a和b区分别是沿图9A至13A的虚线I-I′和II-II′的剖面图，以及c区是沿图9B至13B的虚线III-III′的剖面图。电阻器区域意味着在周围区具有宽区域的预定区中形成电阻器。
在有源区上形成栅绝缘层220。栅绝缘层220可以是通过热氧化半导体衬底200的顶表面形成的氧化硅。此外，栅绝缘层220可以包括氮化硅层、氮氧化硅层和/或氮化钨层。
在具有栅绝缘层220的所得结构上形成第一导电层。如上所述，随着半导体器件变得更高度地集成，根据本发明的某些实施例可以减小第一导电层的厚度，第一导电层形成为具有约300至1000的厚度。此外，第一导电层可以由多晶硅形成。
构图第一导电层，以形成露出单元阵列区中的器件隔离层210并覆盖有源区的第一导电图形230。亦即，平行地形成第一导电层，以露出单元阵列区中的有源区和器件隔离层210。
根据本发明的某些实施例，在电阻器区域中不构图第一导电层。由此，第一导电图形230覆盖电阻器区域的表面。
形成栅极层间介质层240。栅极层间介质层240保形地覆盖具有第一导电图形230的所得结构。栅极层间介质层240可以包括顺序地层叠的氧化硅层、氮化硅层和/或氧化硅层。
现在参考图10A、10B和10C，构图栅极层间介质层240，以形成露出第一导电图形230的预定区的开口。开口可以分为在单元阵列区中形成的第一开口241和在电阻器区域中形成的第二开口242。第一开口241限定在后续工序中形成的选择晶体管的区域。优选，形成第一开口241以便跨越多个器件隔离层210。第二开口242限定连接到电阻器图形两端的电极的位置。因此，第二开口242的位置取决于电阻器图形的形状，且一般形成在电阻器图形的两端。
在具有开口241和242的所得结构上形成第二导电层250。第二导电层250可以包括顺序地层叠的下第二导电层252和上第二导电层254。与下第二导电层252相比上第二导电层254可以具有低阻。下第二导电层252可以包括多晶硅，以及上第二导电层254可以包括钨、硅化钨、和/或硅化钴。
在第一导电图形230和第二导电层250之间布置栅极层间介质层240。第一导电图形230穿过第一和第二开口241和242连接到第二导电层250。
还可以在第二导电层250上形成帽盖绝缘层260。帽盖绝缘层260可以包括氮化硅层、氧化硅层和/或氮氧化硅层。
现在参考图11A、11B和11C，在帽盖绝缘层260上形成第一掩模图形(未示出)。使用第一掩模图形作为刻蚀掩模顺序地构图帽盖绝缘层260和第二导电层250，以形成露出栅极层间介质层240的上栅极图形270。上栅极图形270包括顺序地层叠的第二导电图形255和帽盖绝缘图形265。第二导电图形255包括顺序地层叠的下第二导电图形257和上第二导电图形259。
第一掩模图形垂直地跨越单元阵列区中的器件隔离层210和有源区。由此，垂直于单元阵列区中的器件隔离层210和有源区设置上栅极图形270，此外，根据本发明的某些实施例，第一掩模图形露出电阻器区域中的帽盖绝缘层260的顶表面。由此，在构图工序过程中，从电阻器区域除去帽盖绝缘层260和第二导电层250。结果，在电阻器区域270中不形成上栅极图形270。第一掩模图形可以是使用光刻技术形成的光刻胶层，且在形成上栅极图形270之后被除去。
现在参考图12A、12B和12C，在除去了第一掩模图形的所得结构上形成第二掩模图形(未示出)。使用第二掩模图形作为刻蚀掩模刻蚀第一导电图形230。根据本发明的某些实施例，使用刻蚀剂的该刻蚀工艺能刻蚀第一导电图形230而不是帽盖绝缘层265和第二掩模图形。由此，在单元阵列区的刻蚀工序中包括帽盖绝缘图形265的上栅极图形170可以用作刻蚀掩模。因此，在上栅极图形270底下形成露出栅极绝缘层220的下栅极图形235。下栅极图形235和上栅极图形270包括单元栅极图形280。
第二掩模图形用作用于构图电阻器区域中的第一导电图形230的刻蚀掩模。第二掩模图形可以线性地覆盖电阻器区域的预定区。由此，在电阻器区域中的第二掩模图形底下形成电阻器图形237。在用于形成电阻器图形237的刻蚀工序过程中形成下栅极图形235。亦即，同时形成下栅极图形235和电阻器图形237。为了电连接电阻器图形237和外部端子，形成限定电阻器图形237的第二掩模图形以便覆盖第二开口242。
根据本发明的某些实施例，下栅极图形235可以用作快闪存储器的浮栅电极。此外，在NAND快闪存储器中，下栅极图形235在预定区中连接到上栅极图形270，以致它可以包括选择晶体管的栅电极。为此，如图10A和10C所示，第一开口241可以露出将形成选择晶体管的区域中的第一导电图形230的顶表面。第二掩模图形可以包括使用光刻技术形成的光刻胶层。此外，可以在除去电阻器图形237之后除去第二掩模图形。
现在参考图13A、13B和13C，执行离子注入工艺，以便使用单元栅极图形280作为掩模在有源区中形成杂质区290。由此，在单元栅极图形280之间形成杂质区290。杂质区290可以用作晶体管的源/漏电极。可以在除去第二掩模图形之前执行离子注入工序。
在具有杂质区290的所得结构上形成层间介质层300。层间介质层300可以包括氧化硅、氮化硅和/或氮氧化硅。用于形成层间介质层300的工艺可以包括平整化工艺如化学-机械抛光(CMP)工艺。
构图层间介质层300，以形成贯穿层间介质层300的接触孔305。接触孔305露出单元阵列区中的杂质区290的预定区，以及也露出电阻器区域中的电阻器图形237的顶表面。根据本发明的实施例，可以在第二开口242上形成在电阻器图形237上形成的接触孔305。
在具有接触孔305的所得结构上形成栓塞导电层。刻蚀栓塞导电层，直到露出层间介质层300的顶表面。由此，通过使杂质区290的上表面与电阻器图形237连接的栓塞图形310填充接触孔305。
根据本发明的某些实施例，可以使用与第一导电图形230相同的材料形成栓塞图形310。根据本发明的某些实施例，可以减小由不同种类的材料制成的接触引起的栓塞图形310和电阻器图形237之间的电阻的增加。根据本发明的某些实施例，栓塞图形310和电阻器图形237包括多晶硅。
在具有栓塞图形310的所得结构上形成互连层。互连层可以包括一种或多种金属材料，金属材料包括铝、铜、钨、钛、氮化钛、钽和/或氮化钽。构图互连层以形成连接栓塞图形310的互连320。互连320跨越单元阵列区中的单元栅极图形280。
现在参考图13C，描述根据本发明的某些实施例具有电阻器的半导体器件，器件隔离层210位于半导体衬底200的预定区上。通过器件隔离层210可以将半导体衬底200分为单元阵列区、电阻器区域和外围电路区。
在单元阵列区中设置多个单元栅极图形280，杂质区290设置在单元栅极图形280之间。在单元栅极图形280和半导体衬底200之间设置栅极绝缘层220。栅极绝缘层220可以包括氧化硅。
在形成单元栅极图形280的半导体衬底的表面上形成具有接触孔305的层间介质层300。接触孔305露出预定区中的杂质区290。在层间介质层300上设置互连320以与接触孔305连接。在用于使杂质区290与互连320连接的接触孔305上形成栓塞图形310。
单元栅极图形280包括顺序地层叠的下栅极图形235、栅极层间介质层240和上栅极图形270。根据本发明的某些实施例，下栅极图形235可以包括多晶硅，栅极层间介质层240可以包括氧化硅层、氮化硅层和/或氧化硅层。上栅极图形270可以包括第二导电图形255和帽盖绝缘图形265。根据本发明的某些实施例，第二导电图形255可以包括一种或多种导电材料，导电材料包括多晶硅、钨、硅化钨、硅化钴。帽盖绝缘图形265可以包括氧化硅、氮化硅和/或氮氧化硅。根据本发明的某些实施例，第二导电图形255包括由多晶硅形成的下第二导电图形257和由钨形成的上第二导电图形259。
电阻器区域对应于设置电阻器的区域且一般形成在器件隔离层210上。电阻器可以包括电阻器图形237和电连接到电阻器图形237的两端的端子。根据本发明的某些实施例，连接到杂质区的栓塞图形310用作端子。亦即，可以使用与栓塞图形310相同的材料形成电阻器的端子。相同的材料意味着由公共工艺所得的材料且将被理解为具有近似相同的化学成分和形状性特征(例如，厚度)的材料。
而且，根据本发明的某些实施例，也使用与单元阵列区的下栅极图形235相同的材料形成电阻器图形237。由此，也可以使用与下栅极图形235相同的多晶硅形成电阻器图形237。此外，可以使用相同的材料如多晶硅形成电阻器图形237、栓塞图形310和端子。结果，可以减小栓塞图形310和电阻器图形237之间可能引起的接触电阻的变化。
根据本发明的某些实施例，位于电阻器图形上的栓塞图形可以包括与电阻器图形相同的材料。由此，可以减小栓塞图形和电阻器图形的界面处产生的接触电阻的变化。亦即，即使与高度集成的半导体器件中一样薄薄地形成电阻器图形，栓塞图形和电阻器图形之间的电阻可以不受物理接触面积变化的影响。该理由是可以使用相同的材料形成栓塞图形和电阻器图形。结果，与用于形成开口的工艺相关的刻蚀深度无关，半导体器件电阻器可以形成具有相对稳定的电性能。
在对详细描述作出的结论中，应当注意到在基本上不脱离本发明的原理的条件下，可以对优选实施例进行多种改变和修改。所有的这种变化和修改都包括在下列权利要求所阐述的本发明的范围内。
权利要求
1.一种形成集成电路器件的方法，包括在衬底上形成电阻器图形；在电阻器图形上形成层间介质层；构图层间介质层以形成露出电阻器图形的至少一个开口；以及形成填充至少一个开口的栓塞图形，其中栓塞图形和电阻器图形由相同的材料组成。
2.如权利要求1的方法，还包括在衬底中形成器件隔离层以限定有源区，在器件隔离层上形成电阻器图形。
3.如权利要求1的方法，其中电阻器图形和栓塞图形包括多晶硅。
4.如权利要求1的方法，其中构图层间介质层以形成至少一个开口，包括使用相对于电阻器图形具有刻蚀选择率的刻蚀剂和使用过刻蚀技术刻蚀层间介质层，以便露出电阻器图形。
5.如权利要求1的方法，其中层间介质层包括氧化硅、氮化硅和/或氮氧化硅。
6.如权利要求1的方法，在形成层间介质层之前还包括下列步骤在电阻器图形上顺序地形成栅极层间介质层和上导电层；以及构图上导电层和栅极层间介质层，以露出电阻器图形的部分顶表面，电阻器图形的露出部分对应于层间介质层中的至少一个开口。
7.如权利要求1的方法，其中形成电阻器图形包括在衬底中形成限定单元阵列区和电阻器区域的器件隔离层；在单元阵列区上形成栅绝缘层；在栅绝缘层和衬底上形成第一导电层；构图第一导电层，以形成第一导电图形，第一导电图形露出器件隔离层；在第一导电图形上形成栅极层间介质层，栅极层间介质层具有露出第一导电图形的顶表面的至少一个开口；在栅极层间介质层上形成第二导电层；以及构图第二导电层、栅极层间介质层和第一导电图形，以在单元阵列区和电阻器区域中分别形成单元栅极图形和电阻器图形。
8.如权利要求7的方法，其中第一导电层和栓塞图形由相同的材料组成。
9.如权利要求8的方法，其中第一导电层和栓塞图形包括多晶硅。
10.如权利要求7的方法，其中构图第二导电层、栅极层间介质层和第一导电图形，以在单元阵列区和电阻器区域中分别形成单元栅极图形和电阻器图形，包括构图第二导电层，以形成露出栅极层间介质层的上栅极图形；在具有上栅极图形的所得结构上形成掩模图形，以致掩模图形覆盖部分电阻器区域，以便限定电阻器图形并露出单元阵列区；以及使用掩模图形和上栅极图形作为刻蚀掩模顺序地刻蚀栅极层间介质层和第一导电层。
11.如权利要求10的方法，其中构图第二导电层，以形成上栅极图形包括除去电阻器区域中的第二导电层。
12.如权利要求7的方法，其中在单元阵列区的有源区上形成第一导电图形，以露出器件隔离层并覆盖电阻器区域的表面。
13.如权利要求7的方法，其中形成栅极层间介质层包括在具有第一导电图形的所得结构上形成栅极层间介质层；以及构图栅极层间介质层，以形成露出第一导电图形的顶表面的至少一个开口。
14.如权利要求7的方法，其中第二导电层包括多晶硅、钨、硅化钨、硅化钴和/或铜。
15.一种形成集成电路器件的方法，包括在衬底中形成器件隔离层，以限定有源区；在包括器件隔离层的衬底上形成第一导电层；在第一导电层上形成栅极层间介质层，栅极层间介质层具有露出第一导电层顶表面的开口；在具有栅极层间介质层的所得结构上形成第二导电层；构图第二导电层、栅极层间介质层和第一导电层以在单元阵列区和电阻器区域中分别形成单元栅极图形和电阻器图形；在单元栅极图形之间的有源区中形成杂质区；以及形成连接到杂质区和电阻器图形的栓塞图形，其中栓塞图形和第一导电层由相同的材料组成。
16.如权利要求15的方法，在形成栅极层间介质层之前还包括下列步骤构图第一导电层，以在露出器件隔离层并覆盖电阻器区域的表面的单元阵列区的有源区上形成第一导电图形。
17.如权利要求15的方法，其中栅极层间介质层包括顺序地层叠的氧化硅、氮化硅和氧化硅。
18.如权利要求15的方法，其中第二导电层包括多晶硅、钨、硅化钨、硅化钴和/或铜。
19.如权利要求15的方法，其中构图第二导电层、栅极层间介质层以及第一导电层以形成单元栅极图形和电阻器图形包括构图第二导电层，以形成上栅极图形，上栅极图形露出栅极层间介质层；在具有上栅极图形的所得结构上形成掩模图形，其中掩模图形覆盖部分电阻器区域，以便限定电阻器图形并露出单元阵列区；以及使用掩模图形和上栅极图形作为刻蚀掩模顺序地刻蚀栅极层间介质层和第一导电层。
20.如权利要求19的方法，其中形成上栅极图形包括除去电阻器区域中的第二导电层。
21.如权利要求15的方法，其中栓塞图形和第一导电层包括多晶硅。
22.如权利要求15的方法，其中形成栓塞图形包括在具有杂质区的所得结构上形成层间介质；构图层间介质层以形成露出杂质区的顶表面和电阻器图形的端部的开口；在层间介质层上形成栓塞导电层，以便填充开口；以及刻蚀栓塞导电层直到露出层间介质层。
23.一种集成电路器件电阻器，包括在衬底上布置的电阻器图形；在电阻器图形上布置且具有露出电阻器图形的端部的开口的层间介质层；以及在开口中布置且连接到电阻器图形的端部的栓塞图形，其中栓塞图形和电阻器图形由相同的材料组成。
24.如权利要求23的集成电路器件电阻器，其中电阻器图形和栓塞图形包括多晶硅。
25.如权利要求23的集成电路器件电阻器，其中电阻器图形布置在器件隔离层上，器件隔离层布置在衬底上以限定有源区。
26.如权利要求23的集成电路器件电阻器，其中衬底还包括单元栅极图形，单元栅极图形包括浮栅电极，单元栅极图形布置在单元阵列区中；以及其中电阻器图形和浮栅电极包括相同的材料。
27.如权利要求26的集成电路器件，还包括布置在单元阵列区中贯穿层间介质层以连接到衬底的接触栓塞，以及其中栓塞图形和接触栓塞包括相同的材料。
28.如权利要求27的集成电路器件电阻器，其中接触栓塞图形包括多晶硅。
全文摘要
通过在衬底上形成电阻器图形而形成集成电路器件。在电阻器图形上形成层间介质层。构图层间介质层，以形成露出电阻器图形的至少一个开口。形成填充至少一个开口的栓塞图形，以及使用相同的材料形成栓塞图形和电阻器图形。
文档编号H01L27/00GK1577792SQ20041006347
公开日2005年2月9日 申请日期2004年7月6日 优先权日2003年7月8日
发明者李诚馥, 金泓秀, 金汉洙 申请人:三星电子株式会社