专利名称：半导体存储器装置的制作方法
技术领域：
本发明涉及一种半导体存储器装置，并且更具体地，涉及这样一种半导体存储器装置，其中在隔离阱上形成单元阵列和字驱动器。
背景技术：
半导体存储器装置(下文中被称为存储器)被用作各种设备中的存储器装置。对于用在便携式装置中的存储器来说，非常需要使其表现出低功耗。但是，由于构成存储器的半导体元件的制造工艺逐渐变为更精细的设计规则，因此半导体元件的泄漏电流增加了，并导致了更高的功耗。进一步，泄漏电流的增加使得需要对DRAM(动态随机存取存储器)进行更加频繁的刷新操作以保持存储器，而这进一步增加了功耗。
为了降低泄漏电流，将施加给存储器单元的栅极晶体管的背栅极的背栅电压VBB设置为比基底电压(一般为接地电压)更低的电压(即负电压)。日本未审专利公开No.6-37281(下文中称为相关技术1)中披露了一种将背栅电压VBB设置为低于基底电压的方法。
图5为根据相关技术1的存储器的电路图。如图5中所示，该相关技术1的存储器100包括字驱动器，用于驱动设置在字驱动器区域111中的存储器单元，以及存储器单元，用于存储设置在单元阵列110中的数据。在字驱动器中，PMOS晶体管P1和NMOS晶体管N1在驱动电压Vboot与电荷保持电压VKK之间串联。具有彼此相反的逻辑电平的控制信号CTRL被分别输入给PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1的漏极以及NMOS晶体管N1的漏极在节点处相连，其中字线WL与该节点相连。响应于该控制信号CTRL，该字驱动器在写或读数据时将驱动电压Vboot提供给字线，并且在保持数据时将电荷保持电压VKK提供给字线WL。该驱动电压Vboot高于电源电压VDD，并且该电荷保持电压VKK等于接地电压GND。
该存储器单元包括栅极晶体管和电容C1。该栅极晶体管可以是NMOS晶体管。该栅极晶体管的栅极与字线WL相连，并且漏极与位线BL相连。该栅极晶体管的源极通过电容C1与参考电压VVC(例如，VDD/2)相连。栅极晶体管的背栅电压VBB就是形成NMOS晶体管的阱的电压，其被设置为低于接地电压GND的负电压。位线BL与读出放大器(未示出)相连，并且电容C1的电荷通过位线BL从读出放大器输出。
根据字线WL的电压，通过将栅极晶体管变为导通，从而向存储器单元写入或从中读出数据。通过将该栅极晶体管变为非导通来保持电容中积累的电荷。
图6显示了存储器100的块布局的示意图。如图6中所示，相关技术1中的存储器100包括单元阵列110，其中放置有多个存储器单元，字驱动器区域111，其中放置有多个字驱动器，读出放大器区域112，其中放置有多个读出放大器，以及交叉区域113，其中放置有连接电路，用于将控制信号从控制器(未示出)传输至字驱动器和读出放大器。该单元阵列110，字驱动器区域111，读出放大器区域112，以及交叉区域113被隔离区114隔开。该单元阵列110，字驱动器区域111，读出放大器区域112，以及交叉区域113构成一个阵列组，并且该多个阵列组在相关技术1的存储器100中排列为网格图案。
图7示出了图6中的存储器100沿着线A-A’的横截面视图。如图7中所示，在存储器100中，由N型半导体形成的深N-阱区域121被放置在由P型半导体形成的基底区域P-sub 120的上层。其中形成单元阵列的P-阱区域122被放置在深N-阱区域121的上层。在深N-阱区域121的上层中也放置了一部分N-阱区域125，以作为与其中形成有单元阵列的P-阱区域122相邻的隔离区114。该字驱动器区域111被放置在相邻的隔离区114之间。在阱中形成字驱动器区域111，其中该阱是在基底区域P-sub 120的上层中形成的。例如，在P-阱区域123中，NMOS晶体管与隔离区114相邻地放置，以及在N-阱区域124中形成有PMOS晶体管，其中所述N-阱区域124被置于P-阱区域123之间。
在相关技术1的存储器中，通过N-阱区域121和125将其中形成有单元阵列110的P-阱区域122与基底区域P-sub 120以及字驱动器区域111隔开，使得存储器单元的栅极晶体管的背栅电压VBB为负电压。
日本未审专利公开No.11-17134(下文中称为相关技术2)中披露了一种通过减小隔离区114来减少相关技术1的存储器100的布局面积的方法。图8显示了根据该相关技术2的存储器200的电路图。该存储器200与存储器100除了以下不同之外实质上是相同的与字驱动器相连的存储器驱动器200的电荷保持电压VKK等于背栅电压VBB，而存储器100中，电荷保持电压VKK等于接地电压GND。
图9显示了根据相关技术2的存储器200的块布局的示意图。如图9中所示，在存储器200中，对单元阵列210，字驱动器区域211，读出放大器区域212以及交叉区域213进行排列，而在它们之间没有插入隔离区。图10示出了图9中沿着线A-A’的横截面视图。
如图10中所示，在存储器200中，深N-阱区域221被放置在由P型半导体形成的基底区域P-sub 220的上层。单元阵列210以及字驱动区域211被放置在深N-阱区域221的上层。在单元阵列210和字驱动器区域211中，其中形成有字驱动器区域的PMOS晶体管的N-阱区域223与P-阱区域222相邻地放置，其中在该P-阱区域222中形成有单元阵列210。其中形成有字驱动器区域211的NMOS晶体管的P-阱区域224与其中形成有另一单元阵列210的P-阱区域222结合在一起。
在存储器200中，通过具有被相邻放置的相反极性的半导体将一个单元阵列210和字驱动器区域211相互隔离，并且利用具有被相邻放置的相同极性的半导体，在没有隔离区的情况下，将另一个单元阵列210和字驱动器区域211相连。这一布局实现了降低芯片面积，同时将单元阵列210的背栅电压VBB设置为负电压。
但是，如果存储器单元的栅极晶体管被设计得更精细，则即使当栅极晶体管的栅极电压被设置为接地电压GND以将该晶体管置于非导通状态时，也会有泄漏电流流过。泄漏电流的增加降低了存储器单元的电荷保持特性，从而要求更加频繁的刷新操作，而这导致了更高的功耗。
进一步，本发明的发明者通过试验已经发现流经栅极晶体管的泄漏电流具有温度特性。图11示出了表示泄漏电流的特性图。如图11所示，在低温下栅极电压为0时泄漏电流最小，在高温下栅极电压为负电压时泄漏电流最小。这样，为了使泄漏电流最小，就需要根据温度来控制栅极晶体管的栅极电压，即上述相关技术中的电荷保持电压VKK。
在相关技术1的存储器100中，无法控制该电荷保持电压VKK，这是因为它被固定到接地电压GND。这是因为字驱动器区域111的下层中的基底区域P-sub 120是与其他电路块共用的，并且因此改变该电压将妨碍其他电路块的正常工作。
在相关技术2的存储器200中，也不可能独立于背栅电压VBB来控制电荷保持电压VKK。这是因为字驱动器区域211的P-阱区域224与另一个其他单元阵列210的P-阱区域222结合在一块，并且因此，背栅电压VBB以及电荷保持电压VKK的独立控制会导致电流从电荷保持电压VKK流向P-阱区域224和222。
发明内容
根据本发明的一个方面，提供了一种半导体存储器装置，其中包括存储器单元，用于通过第一晶体管和电容来存储数据，以及字驱动器，用于通过串联连接的第二晶体管和第三晶体管来控制该第一晶体管。该半导体存储器装置包括由第一导电类型的半导体形成的基底区域；位于该基底区域的上层中的由第二导电类型的半导体形成的第一隔离区；其中放置有第一晶体管的第一阱区域，其位于该第一隔离区的上层中，由第一导电类型的半导体形成；其中放置有第二晶体管的第二阱区域，其位于该第一隔离区的上层中，由第一导电类型的半导体形成；其中放置有第三晶体管的第三阱区域，其位于该第一隔离区的上层中，由第二导电类型的半导体形成；以及第二隔离区，其位于该第一隔离区的上层中，由第二导电类型的半导体形成；其中该第二阱区域、第三阱区域以及第二隔离区形成在两个第一阱区域之间，该第二隔离区形成在第二阱区域与其中一个第一阱区域之间，并且该第三阱区域形成在第二阱区域与另一个第一阱区域中之间。
根据本发明的另一个方面，提供了一种半导体存储器装置，用于通过栅极晶体管来控制电容中累积的电荷，其包括字驱动器，用于将第一电压和第二电压的其中之一施加给与栅极晶体管的控制端相连的字线，其中该第一电压将栅极晶体管置于导通，而第二电压将栅极晶体管置于非导通，第一电压生成器，用于生成将要从字驱动器输出的第二电压以及生成用于输出第二电压的晶体管的阱电压，以及第二电压生成器，用于生成其中放置有栅极晶体管的阱的阱电压，其中该第一电压生成器和第二电压生成器根据栅极晶体管的特性分别输出规定的电压，而该规定的电压被各自独立地控制。
在根据本发明的半导体存储器装置中，通过由各导电类型的半导体形成的第一和第二隔离区以及第三阱区域，将形成作为第一晶体管(例如，存储器单元的栅极晶体管)的阱区域的第一阱区域(例如，单元阵列的P阱区域)与形成作为第二晶体管(例如，字驱动器区域的NMOS晶体管)的阱区域的第二阱区域彼此电气隔离。因此可以通过彼此独立的电压来控制单元阵列的P-阱区域以及字驱动器区域的P-阱区域。特别地，可以彼此独立地控制存储器单元的晶体管的背栅电压VBB以及字驱动器的NMOS晶体管的背栅电压VBBK。这就使得能够独立于背栅电压VBB来控制电荷保持电压VKK，并且根据栅极晶体管的特性来设置该电荷保持电压VKK。
进一步，根据本发明，该隔离区仅仅被放置在该第三阱区域(例如，字驱动器区域)的一侧，从而与相关技术1相比能够降低隔离区对芯片面积的影响。
本发明的上述和其他目标，优点和特征将会通过下面参照附图的说明而变得更加清晰，其中图1示出了根据本发明第一实施例的存储器的电路图；图2示出了根据第一实施例的背栅电压和电荷保持电压随着温度的变化图；图3示出了根据第一实施例的存储器的块布局图；图4示出了沿着图3的线A-A’的块布局的横截面图；图5示出了根据相关技术1的存储器的电路图；图6示出了根据相关技术1的存储器的块布局图；图7示出了沿着图6的线A-A’的块布局的横截面图；图8示出了根据相关技术2的存储器的电路图；图9示出了根据相关技术2的存储器的块布局图；图10示出了沿着图9的线A-A’的块布局的横截面图；以及图11示出了栅极晶体管的泄漏电流的特性图。
具体实施例方式
现在将参照说明性实施例来描述本发明。本领域内的技术人员可以认识到的是，通过使用本发明的教导可以实现许多可选实施例，并且本发明并不仅限于用于说明目的的各实施例。
第一实施例下面将参照附图来说明本发明的典型实施例。图1显示了根据本发明第一实施例的存储器1的电路图。如图1中所示，第一实施例的存储器1包括第一电压生成器2，第二电压生成器3，字驱动器，以及存储器单元。
在字驱动器中，PMOS晶体管P1和NMOS晶体管N1串联地连接在驱动电压Vboot与电荷保持电压VKK之间。具有彼此相反的逻辑电平的控制信号CTRL分别被输入给PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1的漏极和NMOS晶体管N1的漏极在节点相连，并且字线WL与该节点相连。响应于该控制信号CTRL，该字驱动器在写或读数据时将驱动电压Vboot提供给字线，并且在保持数据时将电荷保持电压VKK提供给字线WL。该驱动电压Vboot可以高于电源电压VDD，并且该电荷保持电压VKK可以是给定电压或接地电压GND，其中该给定电压与存储器单元的栅极晶体管的背栅电压VBB无关。该电荷保持电压VKK也被提供给NMOS晶体管N1的背栅电压VBB，并从第一电压生成器2输出。将在后面详细地描述该第一电压生成器2。
该存储器单元包括栅极晶体管和电容C1。该栅极晶体管可以为NMOS晶体管。该栅极晶体管的栅极与字线WL相连，并且漏极与位线BL相连。该栅极晶体管的源极通过电容C1与参考电压VVC(例如，VDD/2)相连。栅极晶体管的背栅电压VBB是其中形成有NMOS晶体管的阱的电压，该背栅电压VBB被设置为低于接地电压GND的负电压。从第二电压生成器3输出背栅电压VBB。位线BL与读出放大器(未示出)相连，并且电容C1的电荷通过位线BL从读出放大器输出。
根据字线WL的电压，通过将栅极晶体管置于导通来向存储器单元写入或从中读出数据。通过将该栅极晶体管置于非导通从而保持电容中积累的电荷。
在下文中将描述背栅电压VBB和电荷保持电压VKK。该背栅电压VBB和电荷保持电压VKK分别从第二电压生成器3以及第一电压生成器2输出。该第一电压生成器2以及第二电压生成器3可以包括电荷泵等，用于输出负电压。该背栅电压VBB是存储器单元的栅极晶体管的背栅电压，并且将该电压设置为负电压允许控制该晶体管的阈值。该电荷保持电压VKK是将栅极晶体管置于非导通状态的电压。如图11所示，需要通过温度来改变该电荷保持电压VKK，以便于当该栅极晶体管为非导通状态时使流出的泄漏电流最小。因此，在该实施例中，可以与背栅电压VBB无关地控制电荷保持电压VKK。
但是，由于该背栅电压VBB和电荷保持电压VKK是由电荷泵等生成的，因此，直到例如激活该存储器之后电荷泵的操作稳定为止，该存储器可能不能正常工作。这样，在该实施例中，该背栅电压VBB和电荷保持电压VKK被同时控制，直到该电压达到预定的负电压，并且在此之后，彼此独立地控制该背栅电压VBB和电荷保持电压VKK。这样，优选的就是本实施例的存储器包括这样的单元，其用于当生成背栅电压VBB和电荷保持电压VKK时切换电荷泵等的操作。
更优选的是，背栅电压VBB和电荷保持电压VKK的绝对值随着温度的增加而增加。图2显示了背栅电压VBB和电荷保持电压VKK随着温度的变化图。即使当该背栅电压VBB和电荷保持电压VKK变化以使得它们的绝对值随着温度的增加而增加时，优选地也对它们进行彼此独立的控制。如果该背栅电压VBB非常低，则场强对于单元电容来说就太高了，这将会降低存储器单元的电荷保持特性。因此，根据栅极晶体管在低温下具有低泄漏电流的特性将该背栅电压VBB设置为合适的负电压。另一方面，如果该电荷保持电压VKK非常低，就会导致出现来自字驱动器的PMOS晶体管P1的泄漏电流。在低温的情况下，当栅极晶体管的阈值电压较高时，即使该电荷保持电压VKK为绝对值很小的负电压，也能够降低该泄漏电流。因此，也可以根据低温下栅极晶体管的特性而将该电荷保持电压VKK设置为适当的负电压。
如上所述，第一实施例的存储器1可以单独地控制该背栅电压VBB和电荷保持电压VKK。这就允许该电荷保持电压VKK例如随着温度而变化。如果该电荷保持电压VKK随着温度而发生变化，则就可以不考虑温度而使得泄漏电流最小化，从而降低了该半导体装置的功耗。进一步，将泄漏电流最小化也增强了存储器单元的电荷保持特性，从而降低了涉及刷新操作的功耗。
进一步，单独地控制背栅电压VBB和电荷保持电压VKK的能力也导致缩短了例如在存储器的装配(ship)检查中对存储器单元的电荷保持特性进行测试的时间。具体来说，可以通过将电荷保持电压VKK设置为比正常使用的更高来增加泄漏电流，从而有意地缩短存储器单元的电荷保持时间。这就能够缩短用于测试存储器单元的电荷保持特性的时间。
另一方面，为了将存储器1安装到半导体基底上，需要彼此独立地控制NMOS晶体管N1的背栅电压VBBK以及栅极晶体管的背栅电压VBB。例如，如果该NMOS晶体管N1和栅极晶体管都形成在相同的阱上，则NMOS晶体管N1的背栅电压VBBK等于栅极晶体管的背栅电压VBB。如果NMOS晶体管N1的背栅电压VBBK比栅极晶体管的背栅电压VBB低一定的量，该量是晶体管的阈值电压Vth的量，或者比栅极晶体管的背栅电压VBB高，则就会形成p-n结，并且电流就会从NMOS晶体管N1的背栅电极流向NMOS晶体管N1的源极。下文中将描述该实施例的存储器1的布局。
图3显示了存储器1的块布局的示意图。如图3中所示，第一实施例的存储器1包括单元阵列10，其中放置有多个存储器单元；字驱动器区域11，其中放置有多个字驱动器；读出放大器区域12，其中放置有多个读出放大器；以及交叉区域13，其中放置有连接电路，用于将控制信号从控制器(未示出)传输至字驱动器和读出放大器。隔离区14被放置在其中设置有单元阵列10和字驱动器区域11的区域之间，以及被放置在其中设置有读出放大器区域12和交叉区域13的区域之间。该单元阵列10、字驱动器区域11、读出放大器区域12以及交叉区域13构成一个阵列组，并且该第一实施例的存储器1的布局使得多个阵列组被排列为网格图案。
图4为沿着图3中的线A-A’的存储器1的横截面图。如图4所示，在存储器1中，由第二导电类型(例如，N型半导体)的半导体形成的第一隔离区(例如深N-阱区域21)被放置在由第一导电类型(例如，P型半导体)的半导体形成的基底区域P-sub 20的上层中。在深N-阱区域21的上层中放置了其中形成有单元阵列10、字驱动器区域11、以及隔离区14的阱区域。该单元阵列10包括由P型半导体形成的第一阱区域(例如，P-阱区域22)。该P-阱区域22用作第一晶体管(例如，存储器单元的栅极晶体管)的阱区域。
在两个相邻的单元阵列10之间形成第二阱区域(例如P-阱区域24)，用作第二晶体管(例如，字驱动器区域11的NMOS晶体管)的阱区域，第三阱区域(例如，N-阱区域23)，用作第三晶体管(例如，字驱动器区域11的PMOS晶体管)的阱区域，以及第二隔离区(例如，N-阱区域25)，用作隔离区14。该N-阱区域25被放置在该P-阱区域24与一个单元阵列10的P-阱区域22之间，并且该N-阱区域23被放置在该P-阱区域24与另一个单元阵列10的P-阱区域22之间。
虽然图中未示出，下文中将对读出放大器区域12以及交叉区域13的截面结构进行说明。放置了读出放大器12的一侧大体上与单元阵列10和字驱动器区域相邻的一侧垂直。该读出放大器12被放置在深N-阱区域21的上层，并且包括其中形成有NMOS晶体管的第四阱区域，并且该第四阱区域与单元阵列的P-阱区域结合在一起。该读出放大器12被放置在两个单元阵列之间，并且读出放大器12的第四阱区域被分隔为多个部分，其中每个部分都与相邻单元阵列10的P-阱区域22结合在一起。
该交叉区域13通常具有比字驱动器11或读出放大器12更小的电路尺寸。因此，例如，可以在附近放置隔离区或者在其内部放置阱区域。也可以根据相邻的字驱动器11或读出放大器12的布局在交叉区域13中放置阱区域。该交叉区域13可以与两个字驱动器区域11以及两个读出放大器12相邻。该隔离区14被放置在该交叉区域与其中一个相邻的读出放大器12之间。例如，如果该隔离区14存在于字驱动器区域11和对应于该字驱动器区域11的单元阵列10之间，则该隔离区14存在于对应于该字驱动器11的交叉区域13和对应于该单元阵列10的读出放大器12之间。从而可以线性地对该隔离区14进行布局，这就防止了芯片面积的增加。
下文中将对施加给每个阱区域的电压进行说明。施加给字驱动器区域11的N-阱区域23以及隔离区14的N-阱区域25的电压高于接地电压，并且优选地为电源电压VDD或驱动电压Vboot。施加给深N-阱区域21的电压与施加给N-阱区域23和25的电压相同，其中该深N-阱区域21与字驱动器区域11的N-阱区域23以及隔离区14的N-阱区域25相邻，并且具有与这些区域相同的导电类型。
另一方面，施加给单元阵列10的P-阱区域22以及字驱动器区域11的P-阱区域24的电压低于施加给字驱动器区域11的N-阱区域23以及隔离区14的N-阱区域25的电压，并且其优选为接地电压或低于接地电压的负电压。施加给基底区域P-sub 20的电压为接地电压，这是因为它也用作其他电路块的阱电压。
在这种情况下，由于p-n结，反向电压被施加在由N型半导体形成的区域与由P型半导体形成的区域之间，使得在由P型半导体形成的区域与由N型半导体形成的区域之间没有电流流动。这样，由P型半导体形成的区域与由N型半导体形成的区域相互绝缘。
如上所述，根据该第一实施例，单元阵列10的P-阱区域22与字驱动器区域11的P-阱区域24彼此绝缘，并且进一步与基底区域P-sub20绝缘。因此可以彼此独立地控制施加给单元阵列10的P-阱区域22以及字驱动器区域11的N-阱区域24的电压。这就使得能够单独地控制NMOS晶体管N1的背栅电压以及栅极晶体管的背栅电压。
例如，当栅极晶体管的背栅电压VBB为规定的负电压，并且该电荷保持电压VKK低于该栅极晶体管的背栅电压VBB时，将NMOS晶体管N1的背栅电压VBBK设置为电荷保持电压VKK，这可以防止从该背栅极到NMOS晶体管的源极形成p-n结。
进一步，根据该实施例，隔离区14被放置为仅与如下侧面之一相邻，其中字驱动器11和单元阵列10沿着所述侧面相邻。能够进行高速存取的最新的高容量存储器一般地具有如下布局，其使得能够排列更多数量的更小的单元阵列。在这样的布局中，隔离区大大地影响芯片面积。本发明的发明者通过模拟已经证实，与根据相关技术2的存储器200相比，根据该实施例的存储器1的芯片面积仅仅增加了大约+1％。这个1％的增长不会带来实质上的任何问题。另一方面，根据相关技术1的存储器的芯片面积与根据相关技术2的存储器200相比增加了大约+10％。本实施例的存储器能够单独地控制背栅电压VBB和电荷保持电压VKK，而大体上不会增加芯片面积。
本发明不限于上述实施例，并且在不脱离本发明的范畴和精神的情况下可以适当地进行变化。例如，形成半导体区域的半导体的极性可以是相反的，这也会产生与上述本发明相同的优点。虽然N型半导体被用于第一和第二隔离区，但是该第一隔离区(深N-阱区域21)可以由具有SOI(硅绝缘体)结构的绝缘膜形成，并且例如，该第二隔离区(N-阱区域25)可以具有其中在凹槽中填充了绝缘膜的浅槽隔离结构。生成背栅电压VBB和电荷保持电压VKK的控制方法可以根据电压的设置值而被适当改变。
很清楚的是，本发明并不限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以进行修改和改变。
权利要求
1.一种半导体存储器装置，其中包括存储器单元，其用于通过第一晶体管和电容来存储数据，以及字驱动器，其用于通过串联连接的第二晶体管和第三晶体管来控制该第一晶体管，包括由第一导电类型的半导体形成的基底区域；位于该基底区域的上层中的由第二导电类型的半导体形成的第一隔离区；其中放置有第一晶体管的第一阱区域，其位于该第一隔离区的上层中，由第一导电类型的半导体形成；其中放置有第二晶体管的第二阱区域，其位于该第一隔离区的上层中，由第一导电类型的半导体形成；其中放置有第三晶体管的第三阱区域，其位于该第一隔离区的上层中，由第二导电类型的半导体形成；以及第二隔离区，其位于该第一隔离区的上层中，由第二导电类型的半导体形成，其中该第二阱区域、第三阱区域以及第二隔离区形成在两个第一阱区域之间，该第二隔离区形成在第二阱区域与其中一个第一阱区域之间，并且该第三阱区域形成在第二阱区域与另一个第一阱区域之间。
2.根据权利要求1的半导体存储器装置，其中可以与施加给该第一阱区域的电压无关地对施加给该第二阱区域的电压进行控制。
3.根据权利要求1的半导体存储器装置，其中施加给该第二阱区域的电压根据温度发生变化。
4.根据权利要求1的半导体存储器装置，其中施加给该第一阱区域和第二阱区域的电压高于基底区域的电压，并且低于第一导电类型的半导体和第二导电类型的半导体之间的击穿耐受电压。
5.根据权利要求1的半导体存储器装置，进一步包括读出放大器区域，其包括与第一阱区域相邻并与该第一阱区域结合在一起的第四阱区域，用于读取存储在存储器单元中的数据；以及交叉区域，其中形成有用于将控制信号传输给第二晶体管、第三晶体管以及读出放大器的连接电路，其中在该读出放大器区域与该交叉区域之间形成第二隔离区。
6.一种半导体存储器装置，其包括存储器单元，用于通过第一晶体管和电容来存储数据，以及字驱动器，用于通过第二晶体管和第三晶体管来控制该第一晶体管，包括第一导电类型的基底区域；该基底区域上的第二导电类型的的第一隔离区；在其中放置有第一晶体管的第一隔离区上的第一导电类型的第一阱区域；在其中放置有第二晶体管的第一隔离区上的第一导电类型的第二阱区域；在其中放置有第三晶体管的第一隔离区上的第二导电类型的第三阱区域；在其中放置有第一晶体管的第一隔离区上的第一导电类型的第四阱区域；以及在第一隔离区上的第二导电类型的第二隔离区，其将第二阱区域和第四阱区域隔开，其中该第三阱区域被排列在第一阱区域和第二阱区域之间，以将其彼此隔开。
7.一种半导体存储器装置，用于通过栅极晶体管来控制电容中累积的电荷，包括字驱动器，用于将第一电压和第二电压的其中之一施加给与栅极晶体管的控制端相连的字线，其中该第一电压用于将栅极晶体管置于导通，而该第二电压用于将栅极晶体管置于非导通；第一电压生成器，用于生成将要从字驱动器输出的第二电压以及生成用于输出第二电压的晶体管的阱电压；以及第二电压生成器，用于生成其中放置有栅极晶体管的阱的阱电压，其中该第一电压生成器和第二电压生成器根据栅极晶体管的特性分别输出规定的电压，而这些规定的电压被彼此独立地控制。
8.根据权利要求7的半导体存储器装置，其中控制该第一电压生成器和第二电压生成器，以输出大体上相同的电压，直到由第一和第二电压生成器生成的电压达到规定的电平，并且在所生成的电压达到该规定的电平之后彼此独立地控制该第一和第二电压生成器。
全文摘要
提供了一种半导体存储器装置，包括基底区域；第一和第二隔离区；第一阱区域，其中放置有第一晶体管；第二阱区域，其中放置有第二晶体管，用于输出第一电压以将该第一晶体管置于非导通；以及第三阱区域，其中放置有第三晶体管，用于输出第二电压以将该第一晶体管置于导通。该第二和第三阱区域以及第二隔离区形成在两个第一阱区域之间，该第二隔离区形成在第二阱区域与其中一个第一阱区域之间，并且该第三阱区域形成在第二阱区域与另一个第一阱区域之间。
文档编号H01L27/108GK101038921SQ20071008859
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月17日
发明者高桥弘行 申请人:恩益禧电子股份有限公司