专利名称：：制造金属氧化物半导体晶体管的方法
技术领域：
：本发明涉及一种金属氧化物半导体晶体管的制造方法，尤指一种能够降低负偏压温度不稳定性(negativebiastemperatureinstability,NBTI)的应变珪金属氧化物半导体晶体管的制造方法。
背景技术：
：随着半导体工艺进入深亚^f效米(例如45纳米及以下)时代，在半导体工艺中利用高应力膜来提升金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管的驱动电流(drivecurrent)已逐渐成为一热门课题。目前利用高应力膜来提升金属氧化物半导体晶体管的驱动电流可概分为两方面其一方面应用在镍化硅等金属硅化物形成前的多晶硅应力层(polystressor);另一方面则应用在镍化硅等金属硅化物形成后的接触孔蚀刻停止层(contactetchstoplayer,CESL)。在接触孔蚀刻停止层(CESL)的工艺上，由于需考虑形成镍化硅时不能忍受较高热效应的缘故，因此必须限制工艺温度小于430°C。所以在已知技术中，在制造接触孔蚀刻停止层(CESL)的高应力膜时，一般会先沉积由氮化硅(SiN)所组成的薄膜，然后再通过此薄膜来提升金属氧化物半导体晶体管的驱动电流。请参考图1及图2,图1及图2为已知制造高压缩应力膜于P型金属氧化物半导体(P-typemetal-oxidesemiconductor,PMOS)晶体管表面的方法示意图。如图1所示，首先提供半导体基底10，例如硅基底，且半导体基底10上包含有栅极结构12。其中，栅极结构12包含有栅极氧化层(gateoxide)14、位于栅极氧化层14上的栅极16、位于栅极16顶表面的覆盖层(caplayer)18、以及间隙壁(spacer)20。一般而言，栅极氧化层14由二氧化硅(silicondioxide,Si02)所构成，栅极16由掺杂多晶硅(dopedpolysilicon)所构成，而覆盖层18则由氮化硅层所组成，用以保护栅极16。此外，栅极结构12所在的有源区域(activearea)外围的半导体基底10内另环绕有浅沟槽隔离(STI)22。随后进行离子注入(ionimplantation)工艺，以在间隙壁20周围的半导体基底10内形成源极/漏极区域26。接着在半导体基底IO与栅极结构12表面賊镀金属层(图未示)，例如镍金属层。然后进行快速升温退火(rapidthermalannealing,RTA)工艺，使金属层与栅极16以及源极/漏极区域26接触的部分反应成硅化金属层。最后再去除未反应的金属层。接着，如图2所示，在反应室(chamber)中通入硅曱烷(silane,SiH4)与氨气(ammonia，NH3)，并进行等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition,PECVD)工艺，以形成高压缩应力膜(highcompressivestressfilm)28(亦做为CESL)以覆盖于栅极结构12与源极/漏极区域26表面。通过高压缩应力膜28来压缩才册极16下方，亦即沟道区(channelregion)的半导体基底10的晶格排列，进而提升沟道区的空穴迁移率以及应变珪(strained-silicon)PMOS晶体管的驱动电流(drivecurrent)。然而如上述的已知技术中，使用以硅甲烷为主的材料，以PECVD方法制造SiN压缩应力膜时，易发生严重的NBTI劣化。如图3所示，将具有压缩应力分别为-0.2、-2.4、及-2.7GPa的SiN压缩应力膜的半导体芯片样品批号1、2、及3以一测量时间施加一强制电压(stressvoltage),然后测量该半导体芯片上的MOS晶体管的起始电压(thresholdvoltage)变化值。当SiN压缩应力膜的应力达约-0.2Gpa的应力以上时，即有大于80mV的起始电压变化值，显示NBTI的恶化。因此，仍需要一种新颖的PMOS的制造方法，以制造具有改善的NBTI性能的应变硅PMOS。
发明内容本发明的一目的是提供一种制造PMOS晶体管的方法，并提供一种技术相关的制造互补式金属氧化物半导体(complementarymetal-oxidesemiconductor,CMOS)晶体管的方法，以制造具有改良的NBTI性能的应变硅PMOS及CMOS晶体管。在本发明的一态样，依据本发明的制造PMOS晶体管的方法，包括下列步骤。首先，提供半导体基底。形成栅极结构及源极/漏极于半导体基底上。然后，提供具有至少一取代基的硅烷(下文中有时称为"经取代的硅烷(substitutedsilane)"),此取代基选自烃基(hydrocarbyl)、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组的一种。提供氨气。使此经取代的硅烷与氨气反应，以形成压缩应力膜以覆盖于栅极结构与源极/漏极区域表面。在本发明的另一态样，依据本发明的制造PMOS晶体管的方法，包括下列步骤。首先，提供半导体基底。形成栅极结构、及源极/漏极区域于半导体基底上。然后，形成压缩应力膜以覆盖于栅极结构与源极/漏极区域表面。最后，在压缩应力膜注入氟(F)原子、氧(O)原子、或碳(C)原子。在本发明的又一态样，依据本发明的制造CMOS晶体管的方法，包括下列步骤。首先，提供半导体基底，半导体基底包括N型有源区域及P型有源区域。形成拉伸应力膜以覆盖N型有源区域。其次，提供具有至少一选自烃基、烃氧基(hydrocarboxy)、羰基(carbonyl)、醛基(formyl)、羧基(carboxylicgroup)、酯基(estergroup)、及囟基(halogroup)所组成组的一种做为取代基的硅烷。提供氨气。使此经取代的硅烷与氨气反应，以形成压缩应力膜以覆盖半导体基底、拉伸应力膜、及P型有源区域。然后，形成掩模以覆盖位于P型有源区域的压缩应力膜。移除未^皮掩才莫覆盖的压缩应力膜部分。最后，移除掩模，而制得CMOS晶体管。在本发明的又一态样，依据本发明的制造CMOS晶体管的方法，包括下列步骤。首先，提供半导体基底，其包括N型有源区域及P型有源区域。其次，形成拉伸应力膜以覆盖N型有源区域。形成压缩应力膜以覆盖半导体基底、拉伸应力膜、及P型有源区域。接着，在压缩应力膜注入氟原子、氧原子、或碳原子。然后，形成掩模以覆盖位于P型有源区域的压缩应力膜。移除未被掩模覆盖的压缩应力膜部分。最后，移除掩模，而制得CMOS晶体管。在本发明的又一态样，依据本发明的制造CMOS的方法，包括下列步骤。首先，提供半导体基底，其包括N型有源区域及P型有源区域。其次，提供硅烷，硅烷具有至少一选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组群的一种做为取代基。提供氨气。使此经取代的硅烷与氨气反应，以形成压缩应力膜以覆盖半导体基底、N型有源区域、及P型有源区域。接着，形成掩模以覆盖位于P型有源区域的压缩应力膜。然后，移除未被掩模覆盖的压缩应力膜部分。移除掩模。最后，形成拉伸应力膜以覆盖N型有源区域，制得CMOS晶体管。在本发明的又一态样，依据本发明的制造CMOS晶体管的方法，包括下列步骤。首先，提供半导体基底，其包括N型有源区域及P型有源区域。其次，形成压缩应力膜以覆盖N型有源区域、P型有源区域、及半导体基底。接着，在压缩应力膜注入氟原子、氧原子、或碳原子。然后，形成掩模以覆盖位于p型有源区域的压缩应力膜。移除未被掩模覆盖的压缩应力膜部分。然后，移除掩模。最后，形成拉伸应力膜以覆盖N型有源区域，制得CMOS晶体管。图1至图2为已知制造高压缩应力膜于PMOS晶体管表面的方法示意图。图3为晶体管上压缩应力对起始电压(thresholdvoltage)变化值的作图。图4至6为依据本发明的制造具有高压缩应力膜的PMOS晶体管的方法的示意图。图7显示将依据本发明的方法制得的具有高压缩应力膜(SiN膜)的装置与已知的方法制得的装置比较其NBTI性能。图8为本发明的高压缩应力膜的傅立叶变换红外光谱(FourierTransformInfraredSpectroscopy,FTIR)示意图。图9显示本发明的另一态样的具体实施例。图10至15为本发明又一实施例制造具有双接触孔蚀刻停止层(dualCESL)的CMOS的方法示意图。图16显示本发明的另一态样的具体实施例。附图标记说明10半导体基底12栅极结构14栅极氧化层16栅极18覆盖层20间隙壁22浅沟槽隔离26源极/漏极区域28高压缩应力膜60半导体基底62浅沟槽隔离63栅极结构64栅极介电层66栅极68覆盖层70间隙壁74源极/漏极区域76高压缩应力膜80半导体基底82棚—及结构84压缩应力膜86栅极介电层88栅极90衬垫层92覆盖层94轻掺杂区96重掺杂区100半导体基底102NMOS晶体管区104PMOS晶体管区106浅沟槽隔离108NMOS栅极110PMOS栅极112衬垫层114^H及介电层115硅化金属层116源才及/漏才及区i或117源才及/漏才及区&戈118轻#^杂漏极119轻掺杂漏极120高4i伸应力膜122图案化光致抗蚀剂层124高压缩应力膜125高压缩应力膜126图案化光致抗蚀剂层具体实施方式请参照图4至6，图4至6为本发明制造具有高压缩应力膜的PMOS晶体管的方法的示意图。如图4所示，首先提供半导体基底60,例如硅晶片(siliconwafer)或硅覆绝缘(SOI)基底，且半导体基底60上包含有栅极结构63。栅极结构一般可包括栅极，及可进一步包括例如栅极介电层、覆盖层、自对准金属硅化物层(又称为salicide)、衬垫层、或间隙壁。如图4所示，栅极结构63包含有栅极66，并进一步包含位于栅极66与半导体基底60之间的栅极介电层64、位于栅-极66顶表面的覆盖层68、以及间隙壁70。一般而言，栅极介电层64可为利用热氧化或沉积等工艺所形成的氧化硅或氮硅化合物等绝缘物质所构成，而覆盖层68则可由用以保护栅极66的氮化硅层所组成。此外，栅极结构63所在的有源区域(AA)夕卜围的半导体基底60内还环绕浅沟槽隔离(STI)62，用来使此PMOS晶体管与其他元件相隔离。如图5所示，接着进行离子注入(ionimplantation)工艺，以在栅极结构63周围的半导体基底60中形成源极/漏极区域74。接着进行快速升温退火(rapidthermalannealing)工艺，利用900至1050°C的高温来活化源极/漏极区域74内的掺杂杂质，并同时修补在各离子注入工艺中受损的半导体基底60表面的晶格结构。此外，亦可视产品需求及功能性考虑，另在源极/漏极区域74与栅极结构63之间分别形成轻掺杂漏4及(LDD)或源极/漏极延伸(source/drainextension),或者在源极/漏极区域74与栅极结构63表面再形成自行对准金属硅化物(salicide)，此皆为已知相关技艺者与通常知识者所熟知，在此不多加赘述。然后如图6所示，进行PECVD工艺，以在栅极结构63与源极/漏极区域74表面形成高压缩应力膜76。在本发明的优选实施例中，此PECVD是先将半导体基底60置于沉积反应室中，接着通入具有至少一选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组的一种为取代基的硅烷做为前驱物(precursor)。随后再通入氨气，使此经取代的硅烷与氨气反应，进行等离子体增强化学气相沉积，以在栅极结构63与源极/漏极区域74表面形成高压缩应力膜76。其中，前驱物的流量可介于每分钟30至3000克，氨气的流量可介于每分4中30标准立方厘米(standardcubiccentimeterperminute,sccm)至20000seem之间。此外，形成高压缩应力膜76的高、低频无线电波的功率可分别介于50瓦(watts)至3000瓦。在本发明中所使用的经取代的硅烷，可具有一或多个硅原子，例如为单硅烷、二硅烷、三硅烷、四硅烷、及五硅烷等，并具有至少一个或更多个取代基。取代基可为独立选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卤基所组成的组的一种。其中，烃基可举例为烷基、烯基、或炔基。烃氧基可以-OR表示，R可举例为烷基、烯基、或炔基。羰基可以-COR表示，R可举例为烷基、烯基、或炔基。醛基即为-CHO。羧基即为-COOH。酯基可以-COOR表示，R可举例为烷基、烯基、或炔基。卣基可举例为氟(F)、氯(Cl)、溴(Br)、或碘(I)。优选所使用的经取代的硅烷在压缩应力膜工艺条件下可为气体，例如在低压或加温下可为气态，即可便利于本发明中利用。使用具有上述取代基的硅烷做为前驱物以PECVD等方法制造高压缩应力膜，如同在在高压缩应力膜中原位(in-situ)摻杂例如氧原子、氟原子、碳原子等杂质，如此可攫获(trap)膜中的H+离子，大为改善PMOS的NBTI性能。形成高压缩应力膜的方法除了PECVD之外，尚可举例有低压化学气相沉积法(LPCVD)及高密度等离子体化学气相沉积法(HDPCVD)。表1显示使用四曱基硅烷(tetramethylsilane,本文中有时简称为4MS)做为前驱物制得的高压缩应力膜(SiN膜)装置性能与使用硅曱烷为主(SiH4-based)之前驱物制得高压缩应力膜(SiN膜)装置性能的比较。使用四曱基硅烷，可制得约-3.6GPa的高压缩应力膜，使用未经取代的硅烷做为前驱物则制得-3.0GPa的高压缩应力膜(SiN膜)的装置，二者均可获得约53%的PMOS离子增益(iongain)。表1<table>tableseeoriginaldocumentpage14</column></row><table>将使用四曱基硅烷制得高压缩应力膜(SiN膜)的装置与使用硅烷为主制得高压缩应力膜(SiN膜)的装置比较其NBTI性能，如图7所示，使用四甲基硅烷制得高压缩应力膜(SiN膜)的装置，其高压缩应力膜的应力为-2.75GPa，装置的使用寿命测得大于十年，显示有良好的NBTI性能。而使用硅烷为主制得高压缩应力膜(SiN膜)的装置，其高压缩应力膜的应力为约-0.65GPa,装置的使用寿命约五年，可知其NBTI性能较差。请参阅图8,图8为本发明的高压缩应力膜的傅立叶变换红外光语(FourierTransformInfrared.Spectroscopy,FTIR)示意图。如图8所示，通过<吏用四曱基硅烷做为前驱物与氨气反应，在等离子体增强化学气相沉积工艺中产生的高压缩应力膜76,具有Si-CH3键结，显示因在制造SiN膜时通过原位(in-situ)掺杂C杂质而产生，可帮助攫获H+离子。PMOS的NBTI性质因此而改良，并且同时亦可获得高压缩应力膜。使高压缩应力膜掺杂杂质以攫获H+离子的方法，除了上述使用先驱物原位掺杂之外，尚可使用异位(ex-situ)掺杂的方式，将F、O、或C原子注入(implantation)已制得的高压缩应力膜中，以将存在于膜中的H+离子捕获。F、O、或C原子捕获H+离子的能力，可依其阴电性而定，一般是F〉0〉C。因此，请参阅图9，其显示本发明的另一态样的具体实施例。依据本发明的制造PMOS晶体管的方法，可包括下列步骤。首先，提供半导体基底80。然后，形成栅极结构82。栅极结构一般可包括栅极，及可进一步包括例如栅极介电层、覆盖层、自对准金属硅化物层、衬垫层、或间隙壁。如图9所示，栅极结构82包括栅极88、栅极介电层86、衬垫层90、及覆盖层92。及形成源极/漏极区域于半导体基底上，源极/漏极区域可进一步包括轻掺杂区94做为LDD与重掺杂区96。源极/漏极区域与栅极结构表面亦可进一步形成自行对准金属硅化物。然后，形成压缩应力膜84以覆盖于栅极结构82与源极/漏极区域表面。压缩应力膜84的形成可通过例如已知的通入硅曱烷与氨气，并进行PECVD工艺而达成。最后，进行注入步骤，在压缩应力膜84中注入氟原子、氧原子、或碳原子，其注入于膜内的量可为例如1012原子/0112至10"原子/cm2，优选为10"原子/cn^至10"原子/cm2。注入的方法可^f吏用例如高电流注入法(highcurrentinjection,HI)、中电流注入法(mediumcurrentinjection,MI)、高能注入法(highenergyinjection,HEI)、或其类似者进行。F、O、或C原子的来源可为例如含氟、含氧、或含碳的化学品(fluorine-,oxygen-,orcarbon-containingchemicals)。请参阅图10至图15，图10至图15为本发明另一实施例制造具有双接触孔蚀刻停止层(dualCESL)的CMOS的方法示意图。如图10所示，首先提供一个以浅沟槽隔离(STI)106区隔出NMOS晶体管区102以及PMOS晶体管区104的半导体基底100,且各NMOS晶体管区102及PMOS晶体管区104上各具有NMOS栅极108、PMOS栅极110以及设置于各栅极与半导体基底100之间的栅极介电层114。接着在NMOS栅极108与PMOS栅极110的侧壁表面各别形成由硅氧层与氮化硅层所构成的衬垫层112。然后进行离子注入工艺，以下NMOS栅极108与PMOS栅极110周围的半导体基底100中各形成源极/漏极区域116与117。紧接着进行快速升温退火工艺，利用900至1050。C的高温来活化源极/漏极区域116与117内的掺杂杂质，并同时修补在各离子注入工艺中受损的半导体基底100表面的晶格结构。此外，亦可视产品需求及功能性考虑，另在源极/漏极区域116、117与各栅极108、110之间分别形成轻掺杂漏极(LDD)118与119。接着在半导体基底100表面溅镀金属层(图未示)，例如镍金属层，然后进行快速升温退火(RTA)工艺，4吏金属层与NMOS4册极108、PMOS栅极110以及源极/漏极区域116与117接触的部分反应成硅化金属层115，完成自行对准金属硅化物工艺(salicide)。在去除未反应的金属层之后，接着进行PECVD工艺，以在NMOS晶体管区102与PMOS晶体管区104中的硅化金属层115表面形成高拉伸应力膜(hightensilestressfilm)120。然后如图11所示，进行光致抗蚀剂涂布、曝光以及显影工艺，以形成图案化光致抗蚀剂层122并覆盖整个NMOS晶体管区102。接着以图案化光致抗蚀剂层122做为掩模进行蚀刻工艺，去除未被图案化光致抗蚀剂层122覆盖的区域，亦即覆盖于PMOS晶体管区104上的高拉伸应力膜120，以便仅留下高拉伸应力膜120于NMOS栅极108与源极/漏极区域116表面。如图12所示，接着移除覆盖于NMOS晶体管区102上的图案化光致抗蚀剂层l22。然后，如图13所示，在反应室(未示出)中进行PECVD工艺通入具有至少一选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组群的一种为取代基的硅烷(如上述)，做为前驱物。随后再通入氨气，使此经取代的硅烷与氨气反应，进行等离子体增强化学气相沉积，以在NMOS晶体管区102与PMOS晶体管区104上形成高压缩应力膜124。其中，前驱物的流量介于每分钟30至3000克，氨气的流量介于30sccm至20000sccm。此外，形成高压缩应力膜124的高、低频无线电波的功率均介于50瓦至3000瓦。如同先前所述的实施例，本实施例的高压缩应力膜124中具有例如Si-CH3键结，可通过这些键结攫获H+离子，以改善元件的NBTI性能。然后如图14所示，进行光致抗蚀剂涂布、曝光以及显影工艺，以形成图案化光致抗蚀剂层126并覆盖整个PMOS晶体管区104。接着以图案化光致抗蚀剂层126做为掩模进行蚀刻工艺，去除未被图案化光致抗蚀剂层126覆盖的区域，亦即覆盖于NMOS晶体管区102上的高压缩应力膜124,以形成高压缩应力膜124于PMOS栅极110与源极/漏极区域117表面。随后移除覆盖于PMOS晶体管区104上的图案化光致抗蚀剂层126。制得如图15所示的CMOS。或者，依据本发明的另一态样，上述实施例的CMOS的PMOS区的压缩应力膜可先通过例如已知方法由硅曱烷(SiH4)与氨经由PECVD制得，再注入氟、氧、或碳原子以攫取H+离子。例如，在进行CMOS的制造程序至如图12所示，形成高拉伸应力膜120于NMOS栅极108与源极/漏极区域116表面之后，接着如图16所示，通入硅曱烷与氨气，并进行PECVD工艺，以在NMOS晶体管区102与PMOS晶体管区104上形成高压缩应力膜125。硅甲烷的流量可介于30sccm至300sccm,氨气的流量可介于30sccm至2000sccm,使用分别介于50瓦至3000瓦的高、低频无线电波功率。接着，进行注入步骤，在压缩应力膜125中注入氟原子、氧原子、或碳原子，其注入的量可为例如10。原子/cm2至10"原子/cm2，优选为10"原子/cn^至1016原子/cm2。注入的方法可使用例如高电流注入法、中电流注入法、高能注入法、或其类似者进行。F、O、或C原子的来源可为例如含氟、含氧、或含碳的化学品。然后，进行与图14所示的相同步骤，去除覆盖于NMOS晶体管区102上的高压缩应力膜125，以形成高压缩应力膜125于PMOS栅极110与源极/漏极区域117表面，制得如图15所示的CMOS。此外，不局限于先前图10至图15所述先制造高拉伸应力膜然后再制造高压缩应力膜的顺序，本发明又可先形成高压缩应力膜于PMOS晶体管上，然后在进行相对应的蚀刻工艺后形成高拉伸应力膜于NMOS晶体管上。亦即，依据本发明的另一态样，在具有N型有源区域及P型有源区域的半导体基底上通入如上述的经取代的硅烷做为先驱物，及通入氨气，使经取代的硅烷与氨气反应，以形成压缩应力膜以覆盖半导体基底、N型有源区域、及P型有源区域。经取代的硅烷具有至少一选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组的取代基。然后形成掩模以覆盖位于P型有源区域的压缩应力膜，以进行相对应的蚀刻工艺，移除未被掩模覆盖的压缩应力膜的部分。移除掩模后，形成高拉伸应力膜于N型有源区域及P型有源区域的压缩应力膜上。再进行相对应的蚀刻工艺，移除未被掩模覆盖的拉伸应力膜的部分，制得CMOS。或者，又依据本发明的另一态样，本发明可先形成高压缩应力膜于PMOS晶体管上，然后于进行相对应的蚀刻工艺后形成高拉伸应力膜于NMOS晶体管上。而形成高压缩应力膜于PMOS晶体管的方式，是先形成一般的高压缩应力膜，再注入氟、氧、或碳原子至膜中，以使高压缩应力膜掺杂有氟、氧、或碳原子。综上所述，相较于已知制造具有高压缩应力膜的PMOS或CMOS的方法，在本发明中所制得的高压缩应力膜因其内掺杂有F、C、或O原子，可攫获高压缩应力膜制造时残留于膜中的H+离子，因此可改善NBTI性能，进而有效改良金属氧化物半导体晶体管的成品率与效能。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。权利要求1.一种制造P型金属氧化物半导体晶体管的方法，包括提供半导体基底；形成栅极结构、及源极/漏极区域于该半导体基底上；提供硅烷，该硅烷具有至少一取代基，该取代基选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卤基所组成的组的一种；提供氨气；及使该硅烷与该氨气反应，以形成压缩应力膜以覆盖于该栅极结构与该源极/漏极区域表面。2.如权利要求1所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的覆盖层。3.如权利要求1所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。4.如权利要求1所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。5.如权利要求1所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的侧壁上的至少一衬垫层。6.如权利要求l所述的方法，其中该源极/漏极区域包括一源极/漏极及一轻掺杂漏极。7.如权利要求1所述的方法，其中该源极/漏极区域还包括位于其表面的金属硅化物层。8.—种制造P型金属氧化物半导体晶体管的方法，包括提供半导体基底；形成栅极结构、及源极/漏极区域于该半导体基底上；形成压缩应力膜以覆盖于该栅极结构与该源极/漏极区域表面；及在该压缩应力膜注入氟原子、氧原子、或碳原子。9.如权利要求8所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的覆盖层。10.如权利要求8所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。11.如权利要求8所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。12.如权利要求8所述的方法，其中该栅极结构包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的侧壁上的至少一衬垫层。13.如权利要求8所述的方法，其中该源极/漏极区域包括源极/漏极及轻掺杂漏极。14.如权利要求8所述的方法，其中该源极/漏极区域还包括位于其表面的金属硅化物层。15.—种制造互补式金属氧化物半导体晶体管的方法，包括提供半导体基底，该半导体基底包括N型有源区域及P型有源区域；形成拉伸应力膜以覆盖该N型有源区域；提供硅烷，该硅烷具有至少一取代基，该取代基选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卣基所组成组的一种；提供氨气；使该硅烷与该氨气反应，以形成压缩应力膜以覆盖该半导体基底、该拉伸应力膜、及该P型有源区域；形成掩模以覆盖位于该P型有源区域的该压缩应力膜；移除未被该4奄模覆盖的该压缩应力膜部分；及移除该掩模。16.如权利要求15所述的方法，其中该N型有源区域包括第一栅极结构及第一源极/漏极区域，该P型有源区域包括第二栅极结构及第二源极/漏极区域。17.如权利要求16所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的18.如权利要求16所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。19.如权利要求16所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。20.如权利要求16所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的侧壁上的至少一衬垫层。21.如权利要求16所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均包括源极/漏极及轻掺杂漏极。22.如权利要求16所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均还包括位于其表面的金属硅化物层。23.—种制造互补式金属氧化物半导体晶体管的方法，包括提供半导体基底，该半导体基底包括N型有源区域及P型有源区域；形成拉伸应力膜以覆盖该N型有源区域；形成压缩应力膜以覆盖该半导体基底、该拉伸应力膜、及该P型有源区域；在该压缩应力膜注入氟原子、氧原子、或碳原子；形成掩模以覆盖位于该P型有源区域的该压缩应力膜；移除未被该掩模覆盖的该压缩应力膜部分；及移除该掩模。24.如权利要求23所述的方法，其中该N型有源区域包括第一才册极结构及第一源极/漏极区域，该P型有源区域包括第二栅极结构及第二源极/漏极区域。25.如权利要求24所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的26.如权利要求24所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。27.如权利要求24所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。28.如权利要求24所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的侧壁上的至少一村垫层。29.如权利要求24所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均包括源极/漏极及轻掺杂漏极。30.如权利要求24所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均还包括位于其表面的金属硅化物层。31.—种制造互补式金属氧化物半导体晶体管的方法，包括提供半导体基底，该半导体基底包括N型有源区域及P型有源区域；提供硅烷，该硅烷具有至少一取代基，该取代基选自烃基、烃氧基、羰基、醛基、羧基、酯基、及囟基所组成组的一种；提供氨气；使该硅烷与该氨气反应，以形成压缩应力膜以覆盖该半导体基底、该N型有源区域、及该P型有源区域；形成掩^^以覆盖位于该P型有源区域的该压缩应力膜；移除未被该掩模覆盖的该压缩应力膜部分；移除该掩模；及形成拉伸应力膜以覆盖该N型有源区域。32.如权利要求31所述的方法，其中该N型有源区域包括第一栅极结构及第一源极/漏极区域，该P型有源区域包括第二栅极结构及第二源极/漏极区域。33.如权利要求32所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的34.如权利要求32所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。35.如权利要求32所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。36.如权利要求32所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的側壁上的至少一衬垫层。37.如权利要求32所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均包括源极/漏极及轻掺杂漏极。38.如权利要求32所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均还包括位于其表面的金属硅化物层。39.—种制造互补式金属氧化物半导体晶体管的方法，包括提供半导体基底，该半导体基底包括N型有源区域及P型有源区域；形成压缩应力膜以覆盖该N型有源区域、该P型有源区域、及该半导体基底；在该压缩应力膜注入氟原子、氧原子、或碳原子；形成掩模以覆盖位于该P型有源区域的该压缩应力膜；移除未被该掩模覆盖的该压缩应力膜部分；移除该掩模；及形成拉伸应力膜以覆盖该N型有源区域。40.如权利要求39所述的方法，其中该N型有源区域包括第一栅极结构及第一源极/漏极区域，该P型有源区域包括第二栅极结构及第二源极/漏极区域。41.如权利要求40所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、及位于该栅极上的42.如权利要求40所述的方法，其中第一栅极结构及第二^"极结构均包括栅极、位于该栅极与该半导体基底之间的槺极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一衬垫层。43.如权利要求40所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的覆盖层、及位于该栅极的侧壁上的至少一间隙壁。44.如权利要求40所述的方法，其中第一栅极结构及第二栅极结构均包括栅极、位于该栅极与该半导体基底之间的栅极介电层、位于该栅极上的金属硅化物层、及位于该栅极的侧壁上的至少一衬垫层。45.如权利要求40所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均包括源极/漏极及轻掺杂漏极。46.如权利要求40所述的方法，其中第一源极/漏极区域及第二源极/漏极区域均还包括位于其表面的金属硅化物层。全文摘要本发明揭示一种制造应变硅PMOS或CMOS晶体管的方法，其中，通过使具有至少一选自烃基、烃氧基、羰基、醛基、羧基、酯基、及卤基所组成组的取代基的硅烷与氨气反应以形成压缩应力膜，或是将已知的压缩应力膜注入氟原子、氧原子、或碳原子，以改善负偏压温度不稳定性。文档编号H01L21/02GK101320691SQ200710108878公开日2008年12月10日申请日期2007年6月5日优先权日2007年6月5日发明者陈哲明,陈能国,黄建中申请人:联华电子股份有限公司