专利名称：三维量子阱cmos集成器件及其制作方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种三维量子阱CMOS 集成器件及其制作方法。
技术背景近四十年来，集成电路遵循摩尔定律特征尺寸连续减小，芯片的集成度、 性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂。因 此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来 愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的 R-C延时将主宰整个电路延时，使超大规模集成电路VLSI集成度和性能的继 续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器 件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主 要因素，使目前基于常规二维CMOS集成电路技术制造更高性能的芯片变得 更加困难。然而，三维集成是使VLSI持续向高性能发展的重要技术途径。三维集成 允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，縮短 互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集 成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设 计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统 SoC。进一步提高VLSI集成度、功能和性能逐渐变得困难的情况下，三维集成 为突破这个壁垒提供了 一种全新的技术。近十年，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方 面进行深入探索。研究工作所取得的成果表明，三维集成确能够明显縮短互连 线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路不仅具有挑战性，而且具有明显的发展和应用前景。
现在，三维集成电路在国内外处于研究、探索与发展阶段，随研究的深入， 技术的突破，必将对高性能亚微米、深亚微米集成电路，以及SOC的发展提 供新的发展空间。
目前，三维集成电路均是采用有源层即器件层逐次叠加的结构。三维集成
电路的关键技术主要有三个， 一是上下有源层之间要有良好的绝缘性能；二是 作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电 路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器 件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。
目前，实现后序有源层从理论上讲可以采用再结晶方法，即后序有源层为 再结晶的多晶硅Poly-Si 。如美国IEEE出版的Electron Devices杂志中Hongmei Wang, Singh Jagar, Sang Lam,等人2001年7月发表的文章"High Frequency Performance of Large-Grain Polysilicon-on-Insulator MOSFETs"所报道的京尤是 这种方法。该方法是在第一有源层的器件及相关电路连线完成并覆盖Si02介质 层后，低温下在该Si02表面淀积非晶Si，并利用激光或籽晶镍或籽晶锗使非 晶硅再结晶，形成具有大粒度的Poly-Si，然后将该Poly-Si作为第二有源层， 制造器件。该方法相对简单，但其缺点是晶粒间界及缺陷会对器件特性产生较 大影响。
还可以采用选择性外延方法，即后序有源层为利用Si02窗口中的硅外延单 晶Si。如美国IEEE出版的Electron Devices Letters杂志中S.Pae, T.Su, J.P.Denton 等人2001年7月发表的文章"Multiple Layers of Silicon-on- Insulator Islands Fabrication by Selective Epitaxial Growth"所述。该方法是在己完成器件及相关 电路连线制造的前序有源层的绝缘层上刻蚀出Si窗口，将该Si窗口作为籽晶， 利用选择性外延及外延层的横向扩展在绝缘层上生长单晶Si层。这种方法生
长的有源层质量高，但其缺陷是外延的高温过程会对前序有源层器件产生影 响，以及外延窗口使芯片面积增大，影响电路的性能。
再者可以采用层键合方法，该方法是将各有源层器件及相关电路连线单独 制造，然后在低温度下将各有源层键合在一起，形成三维电路。目前多采用绝 缘胶将各层粘接在一起。这种方法虽不存在高温影响，可以保持各有源层器件性能，但却存在有源层间互连难于对准的问题。综上所述，三维CMOS集成电路的研究主要集中在二层有源层的结构阶段。由于上述这些CMOS集成电路有源层中的nMOSFET和pMOSFET都采 用单晶Si材料，或者分别采用单晶Si材料和Poly-Si材料，或者分别采用单晶 材料，因此，目前三维CMOS集成电路的本征速度与二维CMOS集成电路的 本征速度基本相同，都取决于单晶Si nMOSFET和pMOSFET中的电子迁移率、 空穴迁移率，或Poly-SipMOSFET的空穴迁移率，由于大部分材料的电子与空 穴迁移率均不相等，因此，三维CMOS集成电路的本征速度仍有较大地提升 空间。目前，所报道的各种三维CMOS集成电路虽然縮短了电路中器件间的互 连线，集成度得到了提高，但三维CMOS集成电路的速度改善不是很明显， 而进一步提高集成电路速度的关键技术之一是提高集成电路器件性能，也是当 前集成电路发展的一个重要研究领域。 发明内容本发明的目的是提供一种三维量子阱CMOS集成器件及其制作方法，以 解决现有的三维集成电路速度低的问题。 本发明的技术方案是这样实现的本发明的理论是基于SSGOI材料制作的pMOSFET的空穴迁移率远高于 Si材料pMOSFET的空穴迁移率，SSOI材料制作的nMOSFET的电子迁移率 远高于Si材料nMOSFET的电子迁移率。因此本发明的三维量子阱CMOS集 成器件，包括上层有源层和下层有源层，该两层有源层通过互连线连接，其特 征在于下层有源层采用应变Si nMOSFET器件，上层有源层采用应变SiGe量 子阱沟道pMOSFET器件，该两层之间通过Si02介质层键合。所述的三维CMOS集成器件，其中下层应变Si nMOSFET器件的衬底采 用SSOI结构。所述的三维CMOS集成器件，其中上层应变SiGe量子阱沟道pMOSFET 器件的衬底采用SSGOI结构。基于上述理论，本发明制作三维量子阱CMOS集成器件的步骤如下 步骤l:下层有源层应变Si nMOSFET器件制作步骤。在SSOI衬底上通过氧化、光刻、离子注入和金属化工艺制作应变SinMOSFET器件及相互连线，并在它们的表面淀积Si02介质层，完成下层有源 层结构。歩骤2: SSGOI衬底制作步骤。2a.将n型Si片表面进行氧化，作为上层有源层的基体材料，并在该基 体材料上注入氢；2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层 基体材料表面进行抛光处理；2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高 真空环境中在380。C 45(TC的温度下实现键合；2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使 上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械拋光；2e.在抛光后的上层基体材料表面，外延Ge组分为0.05 0.3的应变SiGe 材料，再在该SiGe层上生长一层弛豫Si，形成SSGOI衬底。步骤3:上层有源层应变SiGe量子阱沟道pMOSFET器件制作步骤。3a.在SSGOI衬底上，通过氧化、光刻、离子注入和金属化工艺制作应 变SiGe量子阱沟道pMOSFET器件及相互连线，完成上层有源层结构；3b.将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为 65 130nm的三维量子阱CMOS集成电路。本发明的三维集成电路有源层由于分别采用SSOI有源层和SSGOI有源层 结构，利用SSGOI材料空穴迁移率高制造量子阱沟道pMOSFET器件，利用 SSOI材料电子迁移率高制造nMOSFET器件，与现有的三维集成电路有源层 均采用Si单晶有源层，或采用Si单晶与Poly-Si有源层结构，或采用Si单晶 与SiGe有源层结构相比，具有如下优点1) 本发明中SSGOI pMOSFET的空穴迁移率远高于应用单晶Si或Poly-Si 制作的pMOSFET的空穴迁移率，因此，提高了 pMOSFET器件的性能。而且 SSOI nMOSFET的电子迁移率也远高于应用单晶Si制作的nMOSFET的电子 迁移率，因此也使得nMOSFET器件的性能获得大幅的提高。2) 本发明由于二个有源层之间的键合采用低温键合技术，且上层有源层中的器件制作也在低温下完成，因而避免了后序高温过程对前序有源层器件结 构的影响，保证了三维集成电路的交直流电学性能。3) 由于本发明基于SSGOI衬底制作的pMOSFET器件和基于SSOI衬底 制作的nMOSFET器件性能获得了提高，因此用本发明器件制作的三维CMOS 集成电路的速度高于目前所报道的各种三维CMOS集成电路。4) 本发明上层有源层的器件结构中采用了量子阱沟道，即在导电沟道和 栅介质之间增加了一本征Si层，减小了栅介质与导电沟道之间界面引起的载 流子散射，增强了器件的载流子输运能力，提高了 pMOSFET的电学性能，从 而进一步提高了三维CMOS集成电路的性能，尤其是频率特性。
图l是本发明三维量子阱CMOS集成器件结构示意图； 图2是本发明三维量子阱CMOS集成器件制作的工艺流程图。
具体实施方式
以下参照附图对本发明作进一步详细描述。如图1所示，本发明的器件结构包括上下两层，其中上层1是SSGOI pMOSFET器件；下层2是SSOI nMOSFET器件。该pMOSFET器件由Ploy-Si 栅极3、 Ploy-Si源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18和沟 道区19构成；该nMOSFET器件由源极9、源区10、漏区12、衬底区13、漏 极14、 Ploy-Si栅极15和帽层20构成。上层pMOSFET器件和下层nMOSFET 器件通过第一互连线8和第二互连线16连接，构成三维CMOS集成电路。参照图2，本发明制作三维量子阱CMOS集成电路方法，可通过如下的三 个实施例进行详细描述。实施例1:制作导电沟道为90nm的三维量子阱CMOS集成器件的步骤 如下(1) 选取应力MGpa的SSOI衬底片；(2) 在SSOI衬底片上，利用氧化-光刻源、漏、栅区-栅氧化-淀积多晶 硅-光刻多晶硅与扩散层接触孔-淀积多晶硅-光刻多晶硅-磷注入-低温淀积 Si02-光刻引线孔-多晶硅布线-低温淀积Si02介质层，制作导电沟道为90nm的 应变Si nMOSFET器件结构及相互连线，完成下层有源层结构；(3) 在上述的有源层表面淀积Si02介质层；
(4) 对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(5) 采用离子注入工艺，对上层基体材料注入氢；
(6) 利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源 层基体材料表面进行抛光处理；
(7) 将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超 高真空环境中在40(TC的温度下实现键合，以避免高温对第一有源层器件的影 响；
(8) 将键合后的基片温度升高，对上层基体材料多余的部分进行剥离， 使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(9) 在抛光后的上层基体材料表面，采用减压化学气相淀积RPCVD的 方法，生长Ge组分为0.3的应变SiGe材料，再在该SiGe层上生长一层弛豫 Si，形成SSGOI衬底；
(10) 利用低温淀积Si02-光刻源、漏、栅区-低温淀积SK)2栅介质-光刻 多晶硅与扩散层接触孔-低温淀积多晶硅-反刻多晶硅-硼注入-低温淀积SiCb-光 刻引线孔-多晶硅布线，制作导电沟道为90nm的应变SiGe表面沟道pMOSFET 器件，完成上层有源层结构；
(11) 将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为 90nm的三维量子阱CMOS集成电路。
实施例2:制作导电沟道为130nm的三维量子阱CMOS集成器件的步骤 如下
(1) 选取应力〉lGpa的SSOI衬底片；
(2) 在SSOI衬底片上，利用氧化-光刻源、漏、栅区-栅氧化-淀积多晶 硅-光刻多晶硅与扩散层接触？L-淀积多晶硅-光刻多晶硅-磷注入-低温淀积 Si02-光刻引线孔-多晶硅布线-低温淀积Si02介质层，制作导电沟道为130nm 的应变SinMOSFET器件结构及相互连线，完成下层有源层结构；
(3) 在上述的有源层表面淀积Si02介质层；
(4) 对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(5) 采用离子注入工艺，对上层基体材料注入氢；(6) 利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源 层基体材料表面进行抛光处理；
(7) 将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超
高真空环境中在38(TC的温度下实现键合，以避免高温对第一有源层器件的影
响；
(8) 将键合后的基片温度升高，对上层基体材料多余的部分进行剥离， 使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(9) 在抛光后的上层基体材料表面，采用分子束外延MBE的方法，生长 Ge组分为0.05的应变SiGe材料，再在该SiGe层上生长一层弛豫Si，形成SSGOI 衬底；
(10) 利用低温淀积Si02-光刻源、漏、栅区-低温淀积SK)2栅介质-光刻 多晶硅与扩散层接触孔-低温淀积多晶硅-反刻多晶硅-硼注入-低温淀积SiCV光 刻引线孔-多晶硅布线，制作导电沟道为130nm的应变SiGe表面沟道pMOSFET 器件，完成上层有源层结构；
(11) 将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为 130nm的三维量子阱CMOS集成电路。
实施例3:制作导电沟道为65nm的三维量子阱CMOS集成器件的步骤
如下
(1) 选取应力〉lGpa的SSOI衬底片；
(2) 在SSOI衬底片上，利用氧化-光刻源、漏、栅区-栅氧化-淀积多晶 硅-光刻多晶硅与扩散层接触孔-淀积多晶硅-光刻多晶硅-磷注入-低温淀积 SiOr光刻引线孔-多晶硅布线-低温淀积Si02介质层，制作导电沟道为65nm的 应变Si nMOSFET器件结构及相互连线，完成下层有源层结构；
(3) 在上述的有源层表面淀积Si02介质层；
(4) 对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(5) 采用离子注入工艺，对上层基体材料注入氢；
(6) 利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源 层基体材料表面进行抛光处理；
(7) 将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在45(TC的温度下实现键合，以避免高温对第一有源层器件的影响；(8) 将键合后的基片温度升高，对上层基体材料多余的部分进行剥离， 使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；(9) 在抛光后的上层基体材料表面，采用超高真空化学气相淀积 UHVCVD的方法，生长Ge组分为0.15的应变SiGe材料，再在该SiGe层上 生长一层弛豫Si，形成SSGOI衬底；(10) 利用低温淀积SiCV光刻源、漏、栅区-低温淀积Si02栅介质-光刻 多晶硅与扩散层接触孔-低温淀积多晶硅-反刻多晶硅-硼注入-低温淀积Si(V光 刻引线孔-多晶硅布线，制作导电沟道为65nm的应变SiGe表面沟道pMOSFET 器件，完成上层有源层结构；(11) 将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为 65nm的三维量子阱CMOS集成电路。以上实施例不构成对本发明的任何限制。
权利要求
1.一种三维量子阱CMOS集成器件，包括上层有源层和下层有源层，其特征在于下层有源层(2)采用应变Si nMOSFET器件，上层有源层(1)采用应变SiGe量子阱沟道pMOSFET器件，该两层之间通过SiO2介质层键合。
2. 根据权利要求1所述的三维CMOS集成器件，其中下层应变Si nMOSFET器件的衬底采用SSOI结构。
3. 根据权利要求1所述的三维CMOS集成器件，其中上层应变SiGe量 子阱沟道pMOSFET器件的衬底采用SSGOI结构。
4. 一种三维量子阱CMOS集成器件的制作方法，包括如下步骤 1)制作下层有源层应变Si nMOSFET器件歩骤在SSOI衬底上通过氧化、光刻、离子注入和金属化工艺制作应变Si nMOSFET器件及相互连线，并在它们的表面淀积Si02介质层，完成下层有源层结构；2)制作SSGOI衬底步骤2a.将n型Si片表面进行氧化，作为上层有源层的基体材料，并在该基体 材料上注入氢； "2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层 基体材料表面进行抛光处理；2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高 真空环境中在38(TC 450。C的温度下实现键合；2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使 上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；2e.在抛光后的上层基体材料表面，外延Ge组分为0.05 0.3的应变SiGe 材料，，再在该SiGe层上生长一层弛豫Si，形成SSGOI衬底；3)制作上层有源层应变SiGe量子阱沟道pMOSFET器件步骤3a.在SSGOI衬底上，通过氧化、光刻、离子注入和金属化工艺制作应变 SiGe量子阱沟道pMOSFET器件及相互连线，完成上层有源层结构；3b.将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为65 130nm的三维量子阱CMOS集成电路。
5. 根据权利要求4所述的三维CMOS集成器件的制作方法，其中，步骤 3b所述的导电沟道长度根据步骤1和步骤3a中光刻精度确定，通常取65 130nm。
6. —种三维量子阱CMOS集成器件的制作方法，包括如下步骤 第1步.选取应力〉lGpa的SSOI衬底片；第2步.在SSOI衬底片上，利用氧化-光刻源、漏、栅区-栅氧化-淀积多 晶硅-光刻多晶硅与扩散层接触孔-淀积多晶硅-光刻多晶硅-磷注入-低温淀积 Si02-光刻引线孔-多晶硅布线-低温淀积SK)2介质层，制作导电沟道为90nm的 应变Si nMOSFET器件结构及相互连线，完成下层有源层结构；第3步.在上述的有源层表面淀积Si02介质层；第4步.对经过清洗的n型Si片进行表面氧化，作为上层基体材料；第5步.采用离子注入工艺，对上层基体材料注入氢；第6步.利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有 源层基体材料表面进行抛光处理；第7步.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于 超高真空环境中在40(TC的温度下实现键合，以避免高温对第一有源层器件的 影响；第8步.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离， 使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；第9步.在抛光后的上层基体材料表面，采用减压化学气相淀积RPCVD 的方法，生长Ge组分为0.3的应变SiGe材料，再在该SiGe层上生长一层弛 豫Si，形成SSGOI衬底；第IO步.利用低温淀积Si02-光刻源、漏、栅区-低温淀积Si02栅介质-光 刻多晶硅与扩散层接触孔-低温淀积多晶硅-反刻多晶硅-硼注入-低温淀积SiOr 光刻引线孔-多晶硅布线，制作导电沟道为90nm的应变SiGe表面沟道 pMOSFET器件，完成上层有源层结构；第11步.将下层有源层与上层有源层通过互连线进行连接，构成导电沟 道为90nm的三维量子阱CMOS集成电路。
全文摘要
本发明公开了一种三维量子阱CMOS集成器件及其制作方法，它涉及微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作应变Si nMOSFET；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变SiGe材料空穴迁移率高的特点，制作应变SiGe量子阱沟道pMOSFET；上下有源层之间采用键合工艺，形成三维有源层结构，并通过互连线连接，构成导电沟道为65～130nm的三维量子阱CMOS集成器件。本发明制作的三维量子阱CMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点。
文档编号H01L27/12GK101409294SQ20081023244
公开日2009年4月15日 申请日期2008年11月28日 优先权日2008年11月28日
发明者宋建军, 宣荣喜, 张鹤鸣, 戴显英, 胡辉勇, 斌 舒, 赵丽霞 申请人:西安电子科技大学