专利名称：半导体元件的制作方法及半导体元件的制作方法
技术领域：
本发明涉及一种半导体元件的制作，且特别是涉及制作一(或部分的)鳍式场效应晶体管(FinFET)的方法。
背景技术：
随着半导体工业已进展至纳米技术工艺节点以追求更高的元件密度、更佳的性能、及更低的成本，已在三维设计(例如，鳍式场效应晶体管)的发展中造成制作与设计上的挑战。栅极提供于鳍状结构上(例如，栅极包着鳍状结构)。在沟道的两侧上具有栅极有助于自两侧来对沟道进行栅极控制。鳍式场效应晶体管的更进一步的好处包括减少短沟道效应(short channel effect)及较高的电流。此外，许多材料已应用于互补式金属氧化物半导体(CM0Q技术中的栅电极及栅极介电层。CMOS元件一般形成有栅极氧化层及多晶硅栅电极。随着特征尺寸持续缩小，为了增进元件的性能，已有将栅极氧化层及多晶硅栅电极置换成高介电常数栅极介电层及金属栅电极的需求。已有人实施栅极最后(gate last)(或栅极置换)方法以处理金属材料上的高温工艺问题。因此，业界亟需在栅极最后工艺中制作FinFET元件的方法。
发明内容
为克服现有技术的缺陷，本发明一实施例提供一种半导体元件的制作方法，包括 在一基底的第一区及第二区中分别形成第一及第二鳍状结构；在该第一及第二鳍状结构上分别形成第一及第二栅极结构，该第一及第二栅极结构分别包括第一及第二多晶硅栅极; 在该基底上形成一层间介电层；在该层间介电层上进行一化学机械研磨以露出该第一及第二多晶硅栅极；形成一保护层以保护该第一栅极结构的该第一多晶硅栅极；移除该第二栅极结构的该第二多晶硅栅极，因而形成一第一沟槽；移除该保护层；部分移除该第一栅极结构的该第一多晶硅栅极，因而形成一第二沟槽；形成一功函数金属层，部分填充该第一沟槽及该第二沟槽；形成一填充金属层，填充该第一沟槽的余留的部分及该第二沟槽的余留的部分；以及移除位于该第一沟槽及该第二沟槽外的该功函数金属层及该填充金属层。本发明一实施例提供一种半导体元件的制作方法，包括在一基底的第一及第二区中分别形成第一及第二鳍状结构；在该第一及第二鳍状结构上分别形成第一及第二栅极结构，该第一及第二栅极结构分别包括第一及第二多晶硅栅极；在该基底上形成一层间介电层；在该层间介电层上进行一化学机械研磨以露出该第一及第二多晶硅栅极；分别部分移除该第一及第二栅极结构的该第一及第二多晶硅栅极，因而在该第一及第二栅极结构中分别形成第一及第二沟槽；形成一保护层以保护该第一栅极结构的该第一多晶硅栅极之一余留部分；自该第二栅极结构移除该第二多晶硅栅极之一余留部分，因而延伸了该第二沟槽；移除该保护层；形成一功函数金属层，部分填充该第一及第二沟槽；形成一填充金属层，填充该第一沟槽的余留的部分及第二沟槽的余留的部分；以及移除位于该第一及第二沟槽外的该功函数金属层及该填充金属层。本发明一实施例提供一种半导体元件，包括一基底，具有第一及第二区；第一及第二鳍状结构，分别设置于该基底的该第一及第二区中；第一及第二栅极结构，分别设置于该第一及第二鳍状结构之上；其中，该第一栅极结构包括一第一高介电常数介电层；一掺杂多晶硅层，设置于该第一高介电常数介电层之上；一第一功函数金属层，设置于该掺杂多晶硅层之上；以及一第一填充金属层，设置于该第一功函数金属层之上；其中，该第二栅极结构包括一第二高介电常数介电层；一第二功函数金属层，设置于该第二高介电常数介电层之上，该第二功函数金属层的材质与该第一功函数金属层的材质相同；以及一第二填充金属层，设置于该第二功函数金属层之上，该第二填充金属层的材质与该第一填充金属层的材质相同。本发明实施例的半导体元件的制作方法得到的半导体元件以及本发明实施例提出的半导体元件具有较高的金属栅极应力敏感度。
图1显示根据本发明一实施例的鳍式场效应晶体管(FinFET)元件的立体图。图2显示根据本发明一实施例制作半导体元件的方法流程图。图3-图12显示根据图2的方法所制作的具有η型及ρ型鳍式场效应晶体管元件的半导体元件的工艺剖面图。图13显示根据本发明另一实施例的方法制作半导体元件的方法流程图。图14-图18显示根据图13的方法所制作的具有η型及ρ型鳍式场效应晶体管元件的半导体元件的工艺剖面图。主要附图标记说明100 鳍式场效应晶体管元件；102、306 基底；104、106、308、310 鳍状结构；108,312 浅沟槽绝缘结构；110、314、316 栅极结构；112 沟道区；114 源极区；116 漏极区；200、400 方法；202、204、206、208、210、212、214、216、218、220、222、224、402、404、406、408、410、 412、414、416、418、420、422、424 步骤；300、500 半导体元件；302 匪OS鳍式场效应晶体管元件；304 PMOS鳍式场效应晶体管元件；322、323 栅极介电层；3Μ、325 盖层；326、326a、327、327a 多晶硅层；
3 、3 硬掩模层；332、333 密封间隙壁；3；34、3；35 虚置间隙壁；336 外延硅；338 外延硅锗；340 硅化结构；341 层间介电层；342、510 光致抗蚀剂层；344、346、502、504 沟槽；348、348a、348b 功函数金属层；350,350a,350b 填充金属层；d 距离；H、h 高度；L 长度；W 宽度。
具体实施例方式本发明涉及半导体元件，且特别是涉及鳍式场效应晶体管及制作鳍式场效应晶体管或一部分的元件的方法。然应了解的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。请参照图1，其显示根据本发明一实施例的鳍式场效应晶体管(FinFET)元件100 的立体图。鳍式场效应晶体管元件100包括基底102。在一实施例中，基底102包括块材硅基底。基底102可为具结晶结构的硅。在其他实施例中，基底102可包括其他的元素半导体，例如锗，或者可包括化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、石申化铟(indiumarsenide) / ^^i-tM (indium phophide)。在一些其他实施例中，基底102包括绝缘层上覆硅(SOI)基底。绝缘层上覆硅基底可使用氧注入隔离法 (separation by implantation of oxygen，SIM0X)、晶片接合、及/或其他适合的方法而制作。鳍式场效应晶体管元件100还包括鳍状结构104及106(例如，硅鳍状结构)，其延伸自基底102。在其他实施例中，鳍状结构104及106可选择性包括锗。鳍状结构104及 106可通过使用适合的工艺而制作，例如光刻及蚀刻工艺。在一实施例中，鳍状结构104及 106是使用干蚀刻或等离子体工艺而自基底102蚀刻而得。浅沟槽绝缘(STI)结构108围绕鳍状结构104及106。浅沟槽绝缘结构108可包括任何适合的绝缘材料。鳍状结构104 及106可具有约1纳米至约100纳米的宽度W。鳍状结构104及106可隔有约1纳米至约 1000纳米的距离d。鳍状结构104及106可具有约1纳米至约1微米的高度H。可了解的是，虽然仅显示两个鳍状结构，但可以相似的方式形成附加的平行鳍状结构。鳍式场效应晶体管元件100还包括栅极结构110。栅极结构110形成在鳍状结构 104及106的中间部分之上。在一些实施例中，在鳍状结构上形成多重的栅极结构。栅极结构110在先进的技术工艺节点中可具有约1纳米至约100纳米的长度L。栅极结构110的长度L是沿着垂直于鳍状结构104及106的宽度W的方向而测量。栅极结构110在化学机械研磨(CMP)之后可具有约100人至约5000A的高度h。栅极结构110包括栅极介电层及栅极电极。可了解的是，可能会出现多个其他材料层，例如盖层(capping layers)、界面层 (interface layers)、间隔元件(spacer elements)、及/或其他适合的结构。在一实施例中，栅极介电层可包括界面层，例如为氧化硅。栅极介电层还可包括其他介电材料，例如氮化硅、氮氧化硅、具高介电常数的介电层、及/或前述的组合。高介电常数介电材料例如包括氧化铪、氧化锆、氧化铝、氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、及/或前述的组合。栅极电极可包括多晶硅及/或包含金属化合物的金属， 例如TiN、TaN、NiSi、C0Si、M0、Cu、W、Al、C0、及/或其他适合的导电材料。栅极电极可在栅极最后工艺(或栅极置换工艺)中形成，以下将解释之。鳍状结构104及106包括由栅极结构110所围绕的沟道区112。鳍状结构104及 106可经掺杂而对N型鳍式场效应晶体管(NM0S元件)或P型鳍式场效应晶体管(PM0S元件)提供适合的沟道。鳍状结构104及106可例如使用离子注入、扩散、退火、及/或其他适合的工艺而掺杂。鳍状结构104及106包括与鳍式场效应晶体管元件100有关联的源极区114及漏极区116。对NMOS元件而言，源极区114及漏极区116可包括外延硅或外延碳化硅，而对PMOS元件而言，源极区114及漏极区116可包括外延硅锗或外延锗。鳍式场效应晶体管元件100可为微处理器(microprocessor)、存储器单元(例如，SRAM)、及/或其他适合的集成电路中所包括的元件。请参照图2，其显示根据本发明一实施例制作半导体元件的方法200。方法200开始于步骤202，提供具有第一及第二区的基底。方法200继续至步骤204，在基底的第一及第二区中分别形成第一及第二鳍状结构。方法200继续进行到步骤206，在第一及第二鳍状结构上分别形成第一及第二栅极结构。第一及第二栅极结构分别包括第一及第二多晶硅栅极。方法200继续进行至步骤208，在基底上形成层间介电层(inter-level dielectric layer, ILD)。方法200继续进行至步骤210，在层间介电层上进行化学机械研磨以露出第一及第二多晶硅栅极。方法200继续进行至步骤212，形成掩模以保护第一栅极结构的第一多晶硅栅极。方法200继续进行至步骤214，移除第二栅极结构的第二多晶硅栅极，因而形成第一沟槽。方法200继续进行至步骤216，移除掩模。方法200继续进行至步骤218，部分移除第一栅极结构的第一多晶硅栅极，因而形成第二沟槽。方法200继续进行至步骤220，形成功函数金属层以部分填充第一及第二沟槽。方法200继续进行至步骤224，移除第一及第二沟槽外的金属层。以下将配合图3-图12讨论本发明实施例之中，可根据图2的方法 200而制造的半导体元件。请参照图3-图12，其显示根据图2的方法200所制作的半导体元件300的工艺剖面图。半导体元件300包括NMOS鳍式场效应晶体管元件302及PMOS鳍式场效应晶体管元件304。应注意的是，部分的半导体元件300可以CMOS技术工艺流程制作。因此，可了解的是，附加的工艺可在图2的方法200之前、期间、及之后提供，且一些其他的工艺在此将仅简要叙述。应注意的是，为了清楚且更佳地了解本发明的实施例，仅显示部分的NMOS鳍式场效应晶体管元件302及PMOS鳍式场效应晶体管元件304。半导体元件300可在栅极最后工艺(也称为栅极置换)中制作。再栅极最后工艺中，最初先形成虚置多晶硅栅极结构，并接着进行标准的CMOS工艺流程直到沉积层间介电层。在层间介电层上进行化学机械研磨以使虚置多晶硅栅极结构露出。可接着移除虚置多晶硅栅极结构，并以金属栅极结构作置换。在图3中，所显示的半导体元件300经历一外延工艺后，形成NMOS鳍式场效应晶体管元件302的源极及漏极区的外延硅，且经历一外延工艺后，形成PMOS鳍式场效应晶体管元件304的源极及漏极区的外延硅锗(SiGe)。半导体元件300包括基底306，例如是结晶结构的块材硅基底。在其他实施例中，基底102可包括其他的元素半导体，例如锗，或者可包括化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、砷化铟(indiumarsenide)、及/或磷化铟(indium phophide)。在一些其他实施例中，基底102 包括绝缘层上覆硅(SOI)基底。绝缘层上覆硅基底可使用氧注入隔离法(s印aration by implantation ofoxygen, SIM0X)、晶片接合、及/或其他适合的方法而制作。鳍状结构308为NMOS鳍式场效应晶体管元件302而形成，而鳍状结构310为PMOS 鳍式场效应晶体管元件304而形成。虽然在NMOS鳍式场效应晶体管元件302及PMOS鳍式场效应晶体管元件304中皆仅显示一鳍状结构，但可了解的是，每一元件中皆可形成多重的鳍状结构，如同图1所示。鳍状结构308及310可使用适合的工艺而制作，包括光刻及蚀刻工艺。光刻工艺可包括在基底306之上形成光致抗蚀剂层、对光致抗蚀剂层曝光一图案、 进行后曝光烘烤工艺(post-exposure bake process)、以及对光致抗蚀剂显影以形成包含光致抗蚀剂的掩模元件(mask element)。可使用反应性离子蚀刻(RIE)及/或其他适合的工艺而蚀刻鳍状结构308及310。鳍状结构308及310可具有宽度介于约20纳米至约 30纳米。可沉积一介电层并将之蚀刻成围绕鳍状结构308及310的浅沟槽绝缘(STI)结构 312。在一实施例中，可通过双重图案化光刻(double-patterning lithography, DPL) 工艺而形成鳍状结构。双重图案化光刻工艺是一种在基底上建构图案的方法，其将图案划分成两个彼此间留白的图案。双重图案化光刻工艺允许改善的结构(例如是鳍状结构)密度。可使用许多双重图案化光刻工艺方法，包括双重曝光(例如，使用两个掩模装置)、邻接结构形成间隙壁，并移除结构以提供间隙壁的图案、光致抗蚀剂冻结(resist freezing), 及/或其他适合的工艺。栅极结构314及316分别形成于鳍状结构308及310的中间部分上。栅极结构314 及316分别包括栅极介电层322及323。在一实施例中，栅极介电层322及323可包括界面层。界面层可包括氧化硅层(例如是热氧化或化学沉积的方式形成)，其具有介于约5A至约IOA的厚度。或者，界面层可包括HfSiO或SiON，其通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化法、或前述的组合而形成。栅极介电层322及323还可包括形成于界面层上的高介电常数介电层。高介电常数介电层可通过原子层沉积或其他适合的方法而形成。高介电常数介电层可包括介于约IA至约200A的厚度。高介电常数介电层可包括氧化铪(HfOx)。或者，高介电常数介电层可选择性包括其他高介电常数材料，例如氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(Hf7r0)、及/或前述的组合。栅极结构314及316还可包括分别形成于栅极介电层322及323上的盖层3M及 325。盖层3M及325包括TiN，其具有介于约5A至约1000A的厚度。或者，盖层可包括 TaN。盖层3M及325可用作高介电常数介电层与随后将形成的虚置多晶硅栅极结构之间的缓冲，以减低或消除在工艺期间多晶硅与高介电常数介电层之间发生费米能阶钉住效应 (Fermi level pinning)的风险。盖层可由许多沉积技术而形成，例如ALD、PVD、CVD、或其他适合的技术。栅极结构314及316还包括通过适合的沉积工艺而分别在盖层3 及325上形成多晶硅层3 及327。例如，可在CVD工艺中使用硅烷(SiH4)、硅乙烷(Si2H6)、或二氯硅烷 (SiCl2H4)为化学气体以形成多晶硅层3 及327。多晶硅层3 及327也可称作虚置多晶硅层，因如下所讨论，其将被金属栅极电极取代。多晶硅层3 及327可包括介于约200A 至约2000A的厚度。或者，非晶硅层(amorphous silicon layer)可选择性取代多晶硅层而形成。栅极结构314及316还可包括分别形成于多晶硅层3 及327上的硬掩模层3 及329。硬掩模层3 及3 可包括氧化硅、氮化硅、氮氧化硅、碳化硅、及/或其他适合的介电材料，且可使用例如是CVD或PVD的方法形成。硬掩模层3 及3 可包括介于约IOOA 至约4000A的厚度。此外，可使用抗反射涂布层或底部抗反射涂布层(BARC)来强化用以图案化光致抗蚀剂层的光刻工艺。一种图案化各种材料层以形成栅极结构314及316的方法在此揭示。在沉积多晶硅层之后，对多晶硅层进行化学机械研磨以将多晶硅层平坦化。在平坦化的多晶硅层上形成硬掩模层。通过适合的工艺在硬掩模层上形成光致抗蚀剂层，例如旋转涂布(spin-on coating)，以及接着通过适当的光刻图案化方法将光致抗蚀剂层图案化为图案化光致抗蚀剂结构(patterned photoresistfeature)。图案化光致抗蚀剂层形成于硬掩模层之上。 光致抗蚀剂层的图案转移至硬掩模层上，且接着转移至其他材料层以形成栅极结构314及 316。浅沟槽绝缘层312可在图案化栅极结构314及316时作为蚀刻停止层。栅极结构314及316还可包括设置于栅极结构的侧壁上的密封间隙壁332及333。 密封间隙壁332及333可由氧化硅或其他适合的介电材料形成。密封间隙壁332及333可通过沉积介电材料层，并干蚀刻介电材料层而形成。可进行注入工艺以在NMOS鳍式场效应晶体管元件302中形成η型的浅掺杂源极/漏极区(即，nLDD)，及在PMOS鳍式场效应晶体管元件304中形成ρ型的浅掺杂源极/漏极区(即，pLDD)。栅极结构314及316还可包括分别设置于密封间隙壁323及333上的虚置间隙壁334及335。虚置间隙壁334及335可包括多层结构，例如氮化硅及氧化硅。虚置间隙壁334及335可通过沉积氮化硅层及氧化硅层，并干蚀刻这些材料层而形成。进行一工艺以在栅极结构314的两侧上的鳍状结构308的露出部分上成长外延硅336。外延硅336的形成没有在鳍状结构308中蚀刻凹陷。此外，进行一工艺以在栅极结构316的两侧上的鳍状结构310的露出部分上成长外延硅锗(SiGe)338。形成保护层以在蚀刻PMOS鳍式场效应晶体管元件304的鳍状结构310的露出部分时保护NMOS鳍式场效应晶体管元件302。凹陷可通过干式蚀刻、湿式蚀刻、或前述的组合而形成。例如，干式蚀刻移除鳍状结构310的未被保护或露出的部分。在一些实施例中，可进行预清理工艺(pre-cleaning process)而使用HF或其他适合的溶液清理凹陷。可在外延硅336中掺杂 η型掺质(dpants)(例如，磷或砷)以形成NMOS鳍式场效应晶体管元件302的源极及漏极区(S/D)。在其他实施例中，可使用外延SiC取代NMOS鳍式场效应晶体管元件302中的外延硅。可在外延硅锗338中掺杂ρ型掺质(dpants)(例如，硼)以形成PMOS鳍式场效应晶体管元件304的源极及漏极区(S/D)。在一些实施例中，在注入η型及ρ型掺质前，可形成主要间隙壁(mainspacers)来取代虚置间隙壁334及335。在图4中，半导体元件300还包括设置于NMOS鳍式场效应晶体管元件302中的外延硅336的源极及漏极区(S/D)上及设置于PMOS鳍式场效应晶体管元件304中的外延硅锗338的源极及漏极区(S/D)上的硅化结构(silicidefeatures)340。在一些实施例中，硅化结构340可通过硅化工艺(silicidation)而形成，例如是自对准硅化，其中在包含紧邻外延硅336及外延硅锗338的基底上形成金属材料，接着提升温度以进行退火，并造成下方的硅与金属之间产生反应以形成硅化物，及将未反应的金属蚀刻移除。硅化结构340可自对准并形成于NMOS鳍式场效应晶体管元件302及PMOS鳍式场效应晶体管元件304的源极及漏极区上以减低接触电阻。应注意的是，硬掩模层3 及3 分别避免其下的栅极结构 314及316中的多晶硅层3 及327发生硅化。在图5中，在硅化工艺之后，通过蚀刻工艺自栅极结构314及316移除硬掩模层 328及329。蚀刻工艺可包括干式蚀刻、湿式蚀刻、或前述的组合。在图6中，可在基底306上形成接触蚀刻停止层(未显示)，其包括位于栅极结构 314及316、硅化结构340、及浅沟槽绝缘结构312之上。此外，在基底306上形成层间介电层;341。层间介电层341可包括由高深宽比工艺(high aspect ratio process,HARP)及/ 或高密度等离子体(HDP)沉积工艺所形成的氧化物。之后，可在层间介电层341上进行化学机械研磨工艺以对层间介电层341进行平坦化及抛光，直至栅极结构314及316中的多晶硅层3 及327分别露出。在图7中，形成图案化光致抗蚀剂层342以保护NMOS鳍式场效应晶体管元件302 区。例如，光刻工艺可包括在基底上形成光致抗蚀剂层、对光致抗蚀剂层曝光一图案、进行后曝光烘烤工艺、以及显影光致抗蚀剂层以形成图案化光致抗蚀剂层342。在图8中，自栅极结构316移除多晶硅层327，因而形成沟槽344。多晶硅层327 可通过湿式或干式蚀刻工艺而移除。例如，湿式蚀刻工艺可包括暴露于含氢氧化物的溶液 (例如，氢氧化铵)、去离子水、及/或其他适合的蚀刻溶液之中。盖层325可作为蚀刻时的蚀刻停止层。在图9中，通过剥除(stripping)或其他适合的技术移除图案化光致抗蚀剂层 342。自栅极结构314部分移除多晶硅层326，因而型成沟槽346。多晶硅层幻6可通过湿式或干式蚀刻工艺而被部分移除。余留在栅极结构314中的多晶硅层326a可具有介于约 1纳米至约100纳米的厚度。应注意的是，在蚀刻栅极结构314及316之前，余留的多晶硅层326a在沉积多晶硅层期间已被掺杂。因此，余留的多晶硅层326a为NMOS鳍式场效应晶体管元件302的栅极电极的导电层。因此，当前的工艺可视为混合的栅极最后工艺，因为部分的栅极电极形成于先栅极工艺(gate first process)，而另一部分的栅极电极形成于栅极最后(gate last)工艺，以下将作讨论。在图10中，在基底306上形成功函数金属层348，其部分填充于沟槽344及346之中。在一实施例中，功函数金属层348包括ρ型功函数金属(p-metal)层，其可形成在部分的沟槽344及346之中。ρ型功函数金属层可通过ALD、PVD、CVD、或其他适合的工艺而形成。再者，P型功函数金属层可包括单层金属层或多层金属层，其具有足够高的有效功函数 (effectivework function, EffF)值，而可在PMOS鳍式场效应晶体管元件304中适当地运行。P型功函数金属层可包括TiN层，其具有介于约10纳米至约200纳米的厚度，以及TaN 层，其具有介于约10纳米至约200纳米的厚度。或者，ρ型功函数金属层可包括其他的材料，例如Ru、Mo、Al、WN、及/或前述的组合。应注意的是，在栅极结构314中位于余留的多晶硅层326a上的ρ型功函数金属层不会对NMOS鳍式场效应晶体管元件302造成不利的影响。在图11中，在基底306上形成填充金属层350以将沟槽344及346的剩余部分填满。在一实施例中，填充金属层350包括铝(Al)。可形成钛层以作为湿润层(wetting layer)。钛层可通过PVD或其他适合的工艺而形成。可在钛层上形成铝层以将沟槽344及 346的剩余部分填满。铝层可通过CVD、PVD、或其他适合的工艺而形成。或者，填充金属层可包括铜(Cu)或钨(W)。在图12中，进行化学机械研磨以将半导体元件300平坦化，并移除位于沟槽344 及346之外的金属层。在化学机械研磨之后，部分的功函数金属层348a及348b与填充金属层350a及350b分别保留于沟槽344及346之中。因此，金属栅极分别形成于NMOS鳍式场效应晶体管元件302及PMOS鳍式场效应晶体管元件304的栅极结构314及316之中。 应了解的是，半导体元件300可经历进一步的工艺以完成制作。例如，在基底上形成多层内连线(multilayer interconnection, MLI)，包括金属层(例如，M1、M2等)及金属间介电层(IMD)，以电性连接许多元件结构而形成集成电路。多层内连线包括垂直内连线，例如现有的介层窗(vias)及接点(contacts)，及水平内连线，例如金属线路。各种内连线结构可采用各种导电材料，包括铜、钨、及/或硅化物。在一实施例中，使用镶嵌工艺(damascene process)以形成多层内连线结构。请参照图13，其显示根据本发明另一实施例的方法400制作半导体元件的方法流程图。方法400开始于步骤402，提供具有第一区及第二区的基底。方法400继续进行至步骤404，在基底的第一区及第二区中分别形成第一及第二鳍状结构。方法400继续进行至步骤406，在第一及第二鳍状结构上分别形成第一及第二栅极结构。第一及第二栅极结构分别包括第一及第二多晶硅栅极。方法400继续进行至步骤408，在基底上形成层间介电层。 方法400继续进行至步骤410，在层间介电层上进行化学机械研磨以使第一及第二多晶硅栅极露出。方法400继续进行至步骤412，部分移除第一及第二多晶硅栅极，因而在第一及第二栅极结构中分别形成第一及第二沟槽。方法400继续进行至步骤414，形成掩模以保护第一栅极结构的第一多晶硅栅极的余留部分。方法400继续进行至步骤416，移除第二多晶硅栅极的余留部分，因而延伸了第二沟槽。方法400继续进行至步骤418，移除掩模。方法400继续进行至步骤420，形成功函数金属层，其部分填充第一及第二沟槽。方法400继续进行至步骤422，形成填充金属层，其填充第一及第二沟槽的余留部分。方法400继续进行至步骤424，移除位于第一及第二沟槽之外的金属层。以下将配合图14-图18讨论本发明实施例之中，可根据图13的方法400而制造的半导体元件。
11
请参照图14-图18，其显示根据图13的方法400所制作的半导体元件500的工艺剖面图。除了以下将讨论的差异处，半导体元件500类似于半导体元件300。因此，为了简化与清楚化，图3-图12与图14-图18中的相似元件将采用相同的标号标示。应注意的是，部分的半导体元件500可以CMOS制作流程制造。因此，可了解的是，附加的工艺可在图 13的方法400之前、期间、及之后提供，且一些其他的工艺在此将仅简要叙述。半导体元件 500可经历与图3-图6的半导体元件300相同的工艺。图14显示半导体元件500处于与图6所示的半导体元件300相同的工艺阶段。多晶硅层3 及327在于层间介电层341上进行化学机械研磨后露出。在图15中，将多晶硅层3 及327分别自栅极结构314及316部分移除，因而形成沟槽502及504。多晶硅层3 及327可通过湿式或干式蚀刻工艺而部分移除。例如，湿式蚀刻工艺可包括暴露于含氢氧化物的溶液(例如，氢氧化铵)、去离子水、及/或其他适合的蚀刻溶液。栅极结构314及316中所余留的多晶硅层326a及327a可具有介于约5纳米至约50纳米的厚度。在图16中，形成图案化光致抗蚀剂层510以保护NMOS鳍式场效应晶体管元件302 区。例如，光刻工艺可包括在基底上形成光致抗蚀剂层、对光致抗蚀剂层曝光一图案、进行后曝光烘烤工艺、及显影光致抗蚀剂以形成图案化光致抗蚀剂层510。在图17中，自栅极结构316移除余留的多晶硅栅极层327a，因而延伸了沟槽504。 盖层325可用作蚀刻时的蚀刻停止层。应注意的是，在蚀刻栅极结构314及316之前，栅极结构314中余留的多晶硅层326a在沉积多晶硅层期间已被掺杂。因此，余留的多晶硅层 326a为NMOS鳍式场效应晶体管元件302的栅极电极的导电层。因此，当前的工艺可视为混合的栅极最后工艺，因为部分的栅极电极形成于先栅极工艺(gate first process)，而另一部分的栅极电极形成于栅极最后(gate last)工艺。在图18中，通过剥除(stripping)或其他适合的技术移除图案化光致抗蚀剂层 510。半导体元件500可经历与图10-图12所讨论的相同的工艺以完成制作。在此所揭示的实施例中，应注意的是，在FinFET元件中以金属置换多晶硅层可增加PM0S/NM0S元件的沟道区上的SiGe/SiC应力。相较于平面的FET元件，FinFET元件，具有较高的金属栅极应力敏感度，这是因为FinFET元件的栅极弯绕结构(gate warp around configuration)。应力随着鳍状结构的宽度的减少而增加。再者，相较于在平面的FET元件中进行栅极最后工艺以置换多晶硅层，在FinFET元件中进行栅极最后工艺以置换多晶硅层是较不复杂的。虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种半导体元件的制作方法，包括在一基底的第一区及第二区中分别形成第一及第二鳍状结构； 在该第一及第二鳍状结构上分别形成第一及第二栅极结构，该第一及第二栅极结构分别包括第一及第二多晶硅栅极； 在该基底上形成一层间介电层；在该层间介电层上进行一化学机械研磨以露出该第一及第二多晶硅栅极； 形成一保护层以保护该第一栅极结构的该第一多晶硅栅极； 移除该第二栅极结构的该第二多晶硅栅极，因而形成一第一沟槽； 移除该保护层；部分移除该第一栅极结构的该第一多晶硅栅极，因而形成一第二沟槽； 形成一功函数金属层，部分填充该第一沟槽及该第二沟槽；形成一填充金属层，填充该第一沟槽的余留的部分及该第二沟槽的余留的部分；以及移除位于该第一沟槽及该第二沟槽外的该功函数金属层及该填充金属层。
2.根据权利要求1所述的半导体元件的制作方法，其中该第一栅极结构形成一η型金属氧化物半导体元件的一部分，且其中该第二栅极结构形成一 P型金属氧化物半导体元件的一部分。
3.根据权利要求2所述的半导体元件的制作方法，还包括在该第一栅极结构的两侧的部分的该第一鳍状结构上外延成长硅。
4.根据权利要求2所述的半导体元件的制作方法，还包括蚀刻在该第二栅极结构的两侧的部分的该第二鳍状结构，因而形成一凹陷；以及在该凹陷中外延成长硅锗。
5.一种半导体元件的制作方法，包括在一基底的第一及第二区中分别形成第一及第二鳍状结构；在该第一及第二鳍状结构上分别形成第一及第二栅极结构，该第一及第二栅极结构分别包括第一及第二多晶硅栅极； 在该基底上形成一层间介电层；在该层间介电层上进行一化学机械研磨以露出该第一及第二多晶硅栅极； 分别部分移除该第一及第二栅极结构的该第一及第二多晶硅栅极，因而在该第一及第二栅极结构中分别形成第一及第二沟槽；形成一保护层以保护该第一栅极结构的该第一多晶硅栅极的一余留部分； 自该第二栅极结构移除该第二多晶硅栅极的一余留部分，因而延伸了该第二沟槽； 移除该保护层；形成一功函数金属层，部分填充该第一及第二沟槽；形成一填充金属层，填充该第一沟槽的余留的部分及第二沟槽的余留的部分；以及移除位于该第一及第二沟槽外的该功函数金属层及该填充金属层。
6.一种半导体元件，包括一基底，具有第一及第二区；第一及第二鳍状结构，分别设置于该基底的该第一及第二区中； 第一及第二栅极结构，分别设置于该第一及第二鳍状结构之上；其中，该第一栅极结构包括 一第一高介电常数介电层；一掺杂多晶硅层，设置于该第一高介电常数介电层之上； 一第一功函数金属层，设置于该掺杂多晶硅层之上；以及一第一填充金属层，设置于该第一功函数金属层之上； 其中，该第二栅极结构包括 一第二高介电常数介电层；一第二功函数金属层，设置于该第二高介电常数介电层之上，该第二功函数金属层的材质与该第一功函数金属层的材质相同；以及一第二填充金属层，设置于该第二功函数金属层之上，该第二填充金属层的材质与该第一填充金属层的材质相同。
7.根据权利要求6所述的半导体元件，其中该第一栅极结构是一η型金属氧化物半导体元件的一部分，而该第二栅极结构是一 P型金属氧化物半导体元件的一部分。
8.根据权利要求7所述的半导体元件，其中该第一栅极结构的两侧处的部分的该第一鳍状结构包括一外延硅。
9.根据权利要求7所述的半导体元件，其中该第二栅极结构的两侧处的部分的该第二鳍状结构包括一外延硅锗。
10.根据权利要求6所述的半导体元件，其中该第二栅极结构不包括掺杂多晶硅层。
全文摘要
本发明公开了一种半导体元件的制作方法及半导体元件，该半导体元件的制作方法，包括在基底的第一及第二区中分别形成第一及第二鳍状结构；在第一及第二鳍状结构上分别形成第一及第二栅极结构，其分别包括第一及第二多晶硅栅极；在基底上形成层间介电层；在层间介电层上进行化学机械研磨以露出第一及第二多晶硅栅极；形成保护层以保护第一多晶硅栅极；移除第二多晶硅栅极，因而形成第一沟槽；移除保护层；部分移除第一多晶硅栅极，因而形成第二沟槽；形成功函数金属层，部分填充第一及第二沟槽；形成填充金属层，填充第一及第二沟槽的余留的部分；及移除位于第一及第二沟槽外的金属层。本发明提出的半导体元件具有较高的金属栅极应力敏感度。
文档编号H01L29/06GK102214579SQ20101056817
公开日2011年10月12日 申请日期2010年11月29日 优先权日2010年4月8日
发明者廖士贤, 林学仕, 林家彬, 林献钦, 陈立勋, 颜天才 申请人:台湾积体电路制造股份有限公司