专利名称：制作半导体元件的方法
技术领域：
本发明涉及一种制作半导体元件的方法，尤其涉及一种制作金属氧化物半导体晶体管的方法。
背景技术：
现有的金属氧化物半导体(Metal Oxide Semiconductor,M0S)晶体管通常包含有一基底、一源极区、一漏极区、一通道位于源极区和漏极区之间、以及一栅极位于通道的上 方。其中，栅极包含一栅极介电层位于通道上、一栅极导电层位于栅极介电层上，以及一间隙壁位于栅极导电层的侧壁。一般而言，MOS晶体管在一固定的电场下，流经通道的驱动电流量会和通道中的载流子迁移率成正比。因此，如何在现有的制作工艺设备中，提升载流子迁移率以增加MOS晶体管的开关速度已成为目前半导体技术领域中的一大课题。外延成长制作工艺，例如硅锗源/漏极制作工艺是利用在间隙壁形成之后，在邻接于各间隙壁的半导体基底中分别外延生成一锗化硅外延层。其利用锗化硅层的晶格常数与娃不同的特性，使娃外延在娃基底中产生结构上应变而形成应变娃。由于娃锗层的晶格常数(lattice constant)比娃大,这使得娃的带结构(band structure)发生改变,而造成载流子移动性增加，因此可增加MOS晶体管的开关速度以提高集成电路效能与速度。然而，现有在利用选择性外延成长制作工艺来形成外延层的时候，所长出的外延层通常会沿着氮化硅间隙壁的侧壁表面成长而紧贴于间隙壁表面。此生长方式在大部分情况下会对晶体管的通道区域产生应力衰减，而导致所谓的导通电流衰减(Iondegradation)现象,使整个元件运作不佳。因此，如何改良目前以选择性外延成长方式来制作应变硅晶体管即为一重要课题。
发明内容
本发明的目的在于提供一种制作半导体晶体管的方法，以解决上述现有问题。依据本发明的较佳实施例，是揭露一种制作半导体元件的方法，其包含下列步骤。首先提供一基底，该基底上设有一栅极结构。然后形成一堆叠薄膜于基底表面并覆盖栅极结构，且堆叠薄膜具有一氧化层与一氮化层，接着去除部分堆叠薄膜以于栅极结构两侧的基底中形成二凹槽并同时于栅极结构的侧壁形成一可去除间隙壁。随后在该多个凹槽中形成一具有刻面的材料层，且该材料层包含娃原子。
图I至图6为本发明较佳实施例制作一金属氧化物半导体晶体管的方法示意图。主要元件符号说明10 半导体基底 12 栅极结构14 栅极介电层 16 栅极18 顶保护层20 偏位间隙壁
22浅沟隔离24 轻掺杂漏极26堆叠薄膜28凹槽30可去除间隙壁32含氮物质34可去除间隙壁36外延层38主间隙壁40源极/漏极区域
具体实施例方式请参照图I至图6，图I至图6为本发明较佳实施例制作一半导体元件，例如一金属氧化物半导体晶体管的方法示意图。如图I所示，首先提供一基底10，例如一硅晶片(wafer)或一娃覆绝缘(silicon on insulator, SOI)基底等。基底10上设有一栅极结构 12，且栅极结构12所在的主动区域(active region)外围的基底10内环绕有一浅沟隔离(shallow trench isolation, STI) 22。其中，栅极结构12包含有一栅极介电层14、一位于栅极介电层14上的栅极16以及一位于栅极16顶部的顶保护层18。栅极介电层14可由硅氧化合物或氮氧化合物或高介电系数介电材料等单一绝缘材料或上述材料的任意组合所构成，栅极16可由掺杂或未掺杂的单晶硅或多晶硅、硅锗材料、金属硅化物、金属等导电材料所构成，而顶保护层18则是由氮化硅或氧化硅等介电材料所构成。然后形成一偏位间隙壁20于栅极结构12侧壁表面，偏位间隙壁20例如是由氮化硅所构成的，并利用栅极结构12及偏位间隙壁20当作掩模进行一轻掺杂离子注入，将P型或N型掺质植入偏位间隙壁20两侧的基底10中，以于栅极结构12相对两侧分别形成一轻惨杂漏极(lightly doped drain, LDD) 24。随后如图2所示,先以化学气相沉积(chemical vapor deposition, CVD)依序形成一由氧化层22及氮化层24所构成的堆叠薄膜26于基底10、偏位间隙壁20及栅极结构12表面。在本实施例中，制作堆叠薄膜26时较佳以一含氯原子的前驱物，例如六氯硅烷(hexachlorosilane,HCD)来形成堆叠薄膜26中的氮化层24,且完成堆叠薄膜26中氧化层22的厚度较佳为10至50埃如30埃而氮化层24的厚度则较佳为60至180埃例如120埃。需注意的是，本实施例虽较佳以六氯硅烷作为前驱物来形成堆叠薄膜26中的氮化层24，但不局限于此，又可选择其他不含氯或含氯的前驱物如二氯硅烷(dichlorosilane)来形成氮化层24，此作法也属本发明所涵盖的范围。然后如图3所示，进行一次或一次以上的蚀刻制作工艺，例如以干蚀刻、湿蚀刻或两者同时进行的方式去除部分氧化层22及氮化层24，以于栅极结构12两侧的基底10中形成两个凹槽28并同时于栅极结构12的侧壁形成一由L型氧化层22及剩余氮化层24所构成的可去除间隙壁(disposable spacer) 30。需注意的是，除了上述形成可去除间隙壁30的方式，本发明另一实施例又可先沉积一厚度约30至70埃如50埃的氧化层22在基底10、偏位间隙壁20及栅极结构12表面，如图4所示，然后对沉积的氧化层22进行一处理，例如一分耦式等离子体氮化(decoupled plasma nitridation, DPN)制作工艺，以于氧化层22中形成含氮物质(nitrogen-containing substance) 32。接着沉积一厚度约50至150埃如100埃的氮化层24在具有含氮物质32的氧化层22上，并进行上述的干蚀刻及/或湿蚀刻制作工艺，去除部分氧化层22及氮化层24，以于栅极结构12两侧的基底10中形成两个凹槽28并同时于栅极结构12的侧壁形成一可去除间隙壁(disposable spacer) 34。需注意的是，上述实施例虽较佳以分耦式等离子体氮化制作工艺于氧化层22及氮化层24之间植入含氮物质32，但不局限于此作法，又可选择在一含氮环境下对氧化层22进行一,决速热处理制作工艺或一炉管退火(furnace anneal)制作工艺，以制作出同样具有含氮物质32的氧化层22，此实施例也属本发明所涵盖的范围。然后图5所示，进行一预清洗(pre-clean)步骤,利用稀释氢氟酸水溶液(dilutedhydrofluoric acid)或一含有硫酸、过氧化氢、与去离子水的SPM混合溶液等清洗液来去除凹槽28表面的原生氧化物或其他不纯物质，并于凹槽28中填入含有硅原子的材料层，以形成一外延层36。在本较佳实施例中，可结合选择性应力系统(selective strain scheme,SSS)等制作工艺,例如利用选择性外延成长(selective epitaxial growth, SEG)方法来制作外延层36。其中外延层36可视晶体管的特性包含锗化硅(SiGe)的外延层或包含有碳化硅(SiC)的外延层。 需注意的是，相比较于现有的选择性外延成长制作工艺是以紧贴着由氮化硅所构成的间隙壁来形成矩型的外延层，本发明的可去除间隙壁较佳由一 L型氧化层与一设于其上的氮化层所构成，且L型氧化层是以贴附基底表面的方式紧邻源极/漏极区域，因此以选择性外延成长制作工艺形成外延层的时候由凹槽内沿着基底晶格结构所长出的外延层便不会紧贴着可去除间隙壁的侧壁来成长，而在成长时会与可去除间隙壁的侧壁产生一间距，而形成一具有刻面(faceted shape),例如一六角型的外延层。需注意的是,本实施例主要强调外延层36在基底10上的部分具有刻面，例如在基底10以上的外延层角度较佳为15-60度，例如外延层(111)面与基底(100)面的夹角约54. 74度，而外延层(113)面与基底(100)面的夹角则约25. 24度。整个外延层36是否呈现六角形，例如外延层36在基底10下的部分则视蚀刻制作工艺的条件可有不同形状。然后如图6所示，可依据制作工艺需求选择性去除可去除间隙壁30，而仅于栅极结构12侧壁留下偏位间隙壁20。接着可选择性形成一主间隙壁38于偏位间隙壁20周围，并依制作工艺需求进行一离子注入制作工艺，以于主间隙壁38两侧的基底10中形成一源极/漏极区域40。之后可选择性进行一应力存储制作工艺(stress memorizationtechnology, SMT),例如可先以离子注入对裸露出的娃材料进行非晶化再形成一应力转移结构如具有应力的氮化硅层(图未示)在栅极结构12与基底10表面，然后进行一退火制作工艺并去除应力转移结构，如此便可通过应力转移结构对栅极介电层所产生的应力存储效应来提升元件离子的效能(Ion performance)。在本实施例中,应力转移结构可包含一具有拉伸或压缩应力的应力层。如同上述以选择性应力系统形成外延层的方式，若所制作的晶体管为一 NMOS晶体管，可选择形成一具有拉伸应力的应力层(tensile stress layer)于栅极结构与基底表面来进行应力存储制作工艺，而若所制作的晶体管为一 PMOS晶体管，则可形成一具有压缩应力的应力层(compressive stress layer)于栅极结构与基底表面来进行应力制作工艺。由于应力存储制作工艺为此领域者所熟知技术，在此不另加赘述。之后可再依照制作工艺需求进行一硅化金属(salicide)制作工艺，例如可先溅镀或沉积一由钴、钛、镍、钼、钯、钥等所构成的金属层(图未示)在外延层上，然后通过至少一次的快速升温退火(rapid thermal anneal, RTP)制作工艺使金属层与外延层反应以形成一硅化金属层(图未示)。随后可于基底10上依序形成一接触洞蚀刻停止层(contactetch stop layer,CESL)(图未不)与一内层介电(inter-layer dielectric, ILD)层(图未示)。由于形成上述元件的步骤也为熟悉该项技术者所知，故于此也不再赘述。需注意的是，本实施例虽选择在形成应力转移结构前去除可去除间隙壁30，但去除可去除间隙壁30的时间点并不局限于此，又可依据制作工艺需求选择在形成接触洞蚀刻停止层之前去除，此实施例也属本发明所涵盖的范围。综上所述，本发明较佳实施例主要在栅极结构形成后先覆盖一由氧化层与氮化层所构成的堆叠薄膜在基底与栅极结构表面，以使后续进行选择性外延成长制作工艺形成外延层时，由凹槽内沿着基底晶格结构所长出的外延层在接触到氧化层之后，便不会紧贴着可去除间隙壁的侧壁来成长，而在成长时会与可去除间隙壁的侧壁产生一间距，而形成一具有刻面(faceted shape)的六角型的源极/漏极区域，然后去除部分的堆叠薄膜以于栅 极结构两侧的基底中形成两个凹槽并同时在栅极结构的侧壁形成一可去除间隙壁。另外，由于制作外延层凹槽的干蚀刻及湿蚀刻制作工艺通常会毁损到可去除间隙壁中的氧化层材料，本发明另一实施例较佳先以分耦式等离子体氮化制作工艺于氧化层中形成含氮物质，如此便可保护氧化层不受到后续蚀刻制作工艺的伤害。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.ー种制作半导体元件的方法，包含 提供一基底，该基底上设有ー栅极结构； 形成ー堆叠薄膜于该基底表面井覆盖该栅极结构，且该堆叠薄膜具有一氧化层与ー氮化层； 去除部分该堆叠薄膜以于该栅极结构两侧的该基底中形成ニ凹槽并同时于该栅极结构的侧壁形成一可去除间隙壁(disposable spacer);以及 在该多个凹槽中形成一具有刻面的材料层，且该材料层包含硅原子。
2.如权利要求I所述的方法，其中该栅极结构包含栅极介电层以及栅极。
3.如权利要求I所述的方法，其中于形成该堆叠薄膜前另包含形成一偏位间隙壁(offset spacer)或一衬氧化层于该栅极结构的侧壁。
4.如权利要求I所述的方法，另包含进行ー处理以于该氧化层及该氮化层之间形成含M物放(,nitrogen-containing substance)
5.如权利要求4所述的方法,其中该处理包含一分稱式等离子体氮化(decoupledplasma nitridation, DPN)制作エ艺。
6.如权利要求4所述的方法,其中该处理包含一,决速热处理制作エ艺。
7.如权利要求4所述的方法,其中该处理包含一炉管退火(furnaceanneal)制作エ艺。
8.如权利要求I所述的方法，另包含利用ー含氯原子的前驱物来形成该氮化层。
9.如权利要求I所述的方法，其中于形成该可去除间隙壁之后及形成该材料层之前另包含进行ー预清洗制作エ艺。
10.如权利要求I所述的方法，另包含进行ー选择性外延成长制作エ艺以形成该材料层。
11.如权利要求I所述的方法，其中该材料层包含赭化硅。
12.如权利要求I所述的方法，其中该材料层包含碳化硅。
13.如权利要求I所述的方法，其中于形成该可去除间隙壁之后另包含进行ー应カ存储制作I艺(stress memorization tecnnology, SMT)。
14.如权利要求I所述的方法，其中于形成该可去除间隙壁之后另包含形成一接触洞蚀刻停止层于该基底及栅极结构表面。
15.如权利要求I所述的方法，其中于形成该可去除间隙壁之后另包含 进行ー应カ存储制作エ艺；以及 形成一接触洞蚀刻停止层于该基底及该栅极结构表面。
16.如权利要求I所述的方法，其中于形成该材料层之后另包含去除该可去除间隙壁。
全文摘要
本发明公开一种制作半导体元件的方法。首先提供一基底，该基底上设有一栅极结构。然后形成一堆叠薄膜于基底表面并覆盖栅极结构，且堆叠薄膜具有一氧化层与一氮化层，接着去除部分堆叠薄膜以于栅极结构两侧的基底中形成二凹槽并同时于栅极结构的侧壁形成一可去除间隙壁。随后在该多个凹槽中形成一具有刻面的材料层，且该材料层包含硅原子。
文档编号H01L21/205GK102832125SQ201110157148
公开日2012年12月19日 申请日期2011年6月13日 优先权日2011年6月13日
发明者吕佐文, 邓文仪, 王俞仁, 黄俊程, 林建良, 王韶韦, 颜英伟, 郑雅绮, 詹书俨, 杨建伦 申请人:联华电子股份有限公司