功率用半导体元件的制作方法
【专利摘要】本发明提供具备第1～第4半导体层及第1～第5电极的功率用半导体元件。第1电极具有第一面和第二面。第1半导体层设在第一面侧。第2半导体层设在第1半导体层之上，与第1半导体层相比杂质浓度高。第3半导体层设在第2半导体层之上。第4半导体层设在第3半导体层之上。第2电极与第4半导体层电连接。第3电极隔着绝缘膜设于第2及第3半导体层，上端位于第3半导体层，沿第1、第2半导体层的层叠方向延伸。第4电极隔着绝缘膜设于第2及第3半导体层，上端位于第3半导体层，沿层叠方向延伸，与第3电极并列。第5电极隔着绝缘膜而设在第3、第4电极之间，上端位于第3半导体层，沿第1、第2半导体层的层叠方向延伸，与第2电极电连接。
【专利说明】功率用半导体元件
[0001]本申请享有以日本专利申请2012 - 210035号(申请日:2012年9月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0002]本发明涉及功率用半导体元件。
【背景技术】
[0003]作为功率用半导体兀件，有IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)等。作为降低IGBT的导通(on)电压的方法，有利用IE效应(carrierinjection enhancement effect:载流子注入增强效应)的方法。利用IE效应,通过提高空穴的排出阻力(日文原文:排出抵抗)、提高发射极电极侧的载流子浓度，能够实现低导通电压。IE效应例如能够通过在P型的基底(base)层与η型的基底层之间设置与η型的基底层相比杂质浓度高的η层(η阻挡(barrier)层)而产生。
[0004]通过提高η阻挡层的杂质浓度，能够促进低导通电压化。但是，若提高η阻挡层的杂质浓度，例如在变为导通(turn on)时会产生栅极电压振荡的问题。栅极电压的振荡成为噪声，对周边的电子设备带来不良影响。此外，若栅极电压振荡，则变为导通时的集电极一发射极间电压的时间变化率(dV / dt)的控制变得困难。这样，导通电压的降低与开关特性(栅极的控制性)的提高存在权衡(trade-off)的关系。
【发明内容】
[0005]本发明的实施方式提供一种低导通电压且开关特性良好的功率用半导体元件。
[0006]根据实施方式，提供一种具备第I电极、第I半导体层、第2半导体层、第3半导体层、第4半导体层、第2电极、第3电极、第4电极、第5电极的功率用半导体元件。上述第I电极具有第一面和第二面。上述第I半导体层设在上述第I电极的上述第一面侧，是第I导电型。上述第2半导体层设在上述第I半导体层之上，是杂质浓度比上述第I半导体层的杂质浓度高的第I导电型。上述第3半导体层设在上述第2半导体层之上，是第2导电型。上述第4半导体层设在上述第3半导体层之上，是第I导电型。上述第2电极电连接于上述第4半导体层。上述第3电极隔着绝缘膜而设于上述第2半导体层及上述第3半导体层，上端位于上述第3半导体层，沿上述第I半导体层与上述第2半导体层的层叠方向延伸。上述第4电极隔着绝缘膜而设于上述第2半导体层及上述第3半导体层，上端位于上述第3半导体层，沿上述层叠方向延伸，与上述第3电极并列。上述第5电极隔着绝缘膜而设于上述第3电极与上述第4电极之间，上端位于上述第3半导体层，沿上述第I半导体层与上述第2半导体层的层叠方向延伸，与上述第2电极电连接。
【专利附图】
【附图说明】
[0007]图1是例示出第一实施方式的功率用半导体元件的示意剖面图。[0008]图2 (a)及图2 (b)是例示出第一实施方式的功率用半导体元件的示意图。
[0009]图3是例示出第一实施方式的功率用半导体元件的等效电路图。
[0010]图4 (a)?图4 (f)是例示出第一实施方式的功率用半导体元件的制造方法的顺序的工序步骤示意剖面图。
[0011]图5 (a)?图5 (f)是例示出第一实施方式的功率用半导体元件的制造方法的顺序的工序步骤示意剖面图。
[0012]图6是例示出第一实施方式的功率用半导体元件的第一变形例的示意剖面图。
[0013]图7 (a)及图7 (b)是例示出第一实施方式的功率用半导体元件的第二变形例的示意图。
[0014]图8是例示出第二实施方式的功率用半导体元件的示意剖面图。
[0015]图9 (a)及图9 (b)是例示出第二实施方式的功率用半导体元件的示意图。
[0016]图10是例示出第二实施方式的功率用半导体元件的变形例的示意剖面图。
[0017]图11是例示出第三实施方式的功率用半导体元件的示意剖面图。
【具体实施方式】
[0018]以下，参照附图对各实施方式进行说明。
[0019]另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不必限定于与现实相同。此外，即使是在表示相同部分的情况下，也有在附图中将相互的尺寸、比率不同地显示的情况。
[0020]另外，在本申请说明书与各图中，对有关先前的图而上述的要素相同的要素附加同一符号而适当省略详细的说明。
[0021](第一实施方式)
[0022]图1是例示出第一实施方式的功率用半导体元件的示意剖面图。
[0023]图2 Ca)及图2 (b)是例示出第一实施方式的功率用半导体元件的示意图。
[0024]图2 Ca)是不意平面图，图2 (b)是不意首I]面图。图1表不图2 Ca)的Al 一 A2线剖面。图2 (b)表示图2 Ca)的B1- B2线剖面。
[0025]如图1所示，IGBTl 10 (功率用半导体元件)具备集电极电极11 (第I电极)、发射极电极12 (第2电极)、电极13 (第3电极)、电极14 (第4电极)、电极15 (第5电极)、η —基底层21 (第I半导体层)、η阻挡层22 (第2半导体层)、P基底层23 (第3半导体层)和η+发射极层24 (第4半导体层)。IGBT110例如具有沟槽栅型结构。
[0026]集电极电极11具有第一面Ila和第二面lib。
[0027]η—基底层21设在集电极电极11的第一面Ila侧。η —基底层21为η型(第I导电型)。第I导电型也可以是P型。该情况下，第2导电型为η型。
[0028]η阻挡层22为η型，设在η—基底层21之上。η阻挡层22沿X轴方向及Y轴方向延伸。η阻挡层22的杂质浓度闻于η基底层21的杂质浓度。
[0029]这里，设η—基底层21与η阻挡层22的层叠方向为Z轴方向。设相对于Z轴方向垂直的一个方向为X轴方向。设相对于Z轴方向及X轴方向垂直的方向为Y轴方向。此夕卜，在本申请说明书中，所谓“上”是指从η-基底层21朝向η阻挡层22的方向，所谓“下”指从η阻挡层22朝向η —基底层21的方向。[0030]p基底层23为p型，设在η阻挡层22之上。P基底层23沿X轴方向及Y轴方向延伸。
[0031 ] η +发射极层24为η型，设在P基底层23之上。η +发射极层24沿X轴方向及Y轴方向延伸。η+发射极层24的杂质浓度高于η—基底层21的杂质浓度。η+发射极层24与发射极电极12电连接。η+发射极层24例如通过与发射极电极12接触而与发射极电极12电连接。在本申请说明书中，所谓“电连接”，除了包括直接接触而连接的情况以外，还包括经其他导电部件等连接的情况。
[0032]发射极电极12设在η +发射极层24之上。发射极电极12例如采用铝。集电极电极11例如采用V、N1、Au、Ag或Sn等金属材料。η —基底层21、η阻挡层22、ρ基底层23以及η +发射极层24例如采用硅等半导体、碳化硅(SiC)或氮化镓(GaN)等化合物半导体、或金刚石等宽带隙半导体等。
[0033]电极13隔着绝缘膜41设在η阻挡层22及ρ基底层23中。电极13沿Z轴方向及Y轴方向延伸。电极13的上端13a位于ρ基底层23。电极13的上端13a也可以位于ρ基底层23之上。电极13的下端13b位于η阻挡层22之下。电极13在X轴方向上与ρ基底层23的Z轴方向的整体以及η阻挡层22的Z轴方向的整体相对。
[0034]电极14隔着绝缘膜41设在η阻挡层22及ρ基底层23中。电极14沿Z轴方向及Y轴方向延伸。电极14的上端14a位于ρ基底层23。电极14的上端14a也可以位于ρ基底层23之上。电极14的下端14b位于η阻挡层22之下。电极14在X轴方向上与ρ基底层23的Z轴方向的整体以及η阻挡层22的Z轴方向的整体相对。
[0035]电极15在X轴方向上隔着绝缘膜41设在电极13与电极14之间。电极15沿Z轴方向及Y轴方向延伸。电极15的上端15a位于ρ基底层23位置。电极15的上端15a可以位于上端13a及上端14a之上。电极15的下端15b位于下端13b及下端14b之下。上端15a的Z轴方向的位置及下端15b的Z轴方向的位置可以是任意的位置。
[0036]在本实施方式中，电极13及电极14电连接于省略了图示的栅极电极，电极15与发射极电极12电连接。以后，在本实施方式中，将电极13及电极14分别称为栅极电极13及栅极电极14，将电极15称为发射极电极15。栅极电极13、栅极电极14以及发射极电极15例如采用多晶硅。
[0037]绝缘膜41设在:n—基底层21与栅极电极13之间；n阻挡层22与栅极电极13之间；P基底层23与栅极电极13之间；n+发射极层24与栅极电极13之间；n —基底层21与栅极电极14之间；n阻挡层22与栅极电极14之间；p基底层23与栅极电极14之间；n+发射极层24与栅极电极14之间；n—基底层21与发射极电极15之间；栅极电极13与发射极电极15之间；以及栅极电极14与发射极电极15之间。
[0038]S卩，绝缘膜41将η—基底层21和栅极电极13电绝缘，将η阻挡层22和栅极电极13电绝缘，将ρ基底层23和栅极电极13电绝缘，将η +发射极层24和栅极电极13电绝缘，将η—基底层21和栅极电极14电绝缘，将η阻挡层22和栅极电极14电绝缘，将ρ基底层23和栅极电极14电绝缘，将η +发射极层24和栅极电极14电绝缘，将η—基底层21和发射极电极15电绝缘，将栅极电极13和发射极电极15电绝缘，将栅极电极14和发射极电极15电绝缘。
[0039]绝缘膜41例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。[0040]栅极电极13的下端13b与η—基底层21之间的沿Z轴方向的距离LI (第I距离)长于栅极电极13与ρ基底层23之间的沿X轴方向的距离L2(第2距离)。S卩，栅极电极13的下端13b与η—基底层21之间的绝缘膜41的沿Z轴方向的厚度厚于栅极电极13与ρ基底层23之间的绝缘膜41的沿X轴方向的厚度。
[0041]此外，栅极电极14的下端14b与η—基底层21之间的沿Z轴方向的距离L3 (第3距离)长于栅极电极14与ρ基底层23之间的沿X轴方向的距离L4 (第4距离)。S卩，栅极电极14的下端14b与η—基底层21之间的绝缘膜41的沿Z轴方向的厚度厚于栅极电极14与P基底层23之间的绝缘膜41的沿X轴方向的厚度。
[0042]在本实施方式中，距离LI与距离L3之差的绝对值在5nm以下。S卩，距离LI与距离L3实质相同。距离L2与距离L4之差的绝对值在5nm以下。即，距离L2与距离L4实质相同。距离LI及距离L3在X轴方向上变化。距离LI例如取栅极电极13的下端13b与η —基底层21之间的沿Z轴方向的距离的平均值。距离L3例如取栅极电极14的下端14b与η—基底层21之间的沿Z轴方向的距离的平均值。距离LI及距离L3例如在0.5 μ m以上5 μ m以下。距离L2及距离L4例如在50nm以上300nm以下。
[0043]IGBTl 10还具备电极16 (第6电极)、电极17 (第7电极)和电极18 (第8电极)。
[0044]电极16隔着绝缘膜42设在η阻挡层22及ρ基底层23中。电极16沿Z轴方向及Y轴方向延伸。电极16的上端16a位于ρ基底层23。电极16的上端16a也可以位于ρ基底层23之上。电极16的下端16b位于η阻挡层22之下。电极16在X轴方向上与ρ基底层23的Z轴方向的整体以及η阻挡层22的Z轴方向的整体相对。
[0045]电极17隔着绝缘膜42设在η阻挡层22及ρ基底层23中。电极17沿Z轴方向及Y轴方向延伸。电极17的上端17a位于ρ基底层23。电极17的上端17a也可以位于ρ基底层23之上。电极17的下端17b位于η阻挡层22之下。电极17在X轴方向上与ρ基底层23的Z轴方向的整体以及η阻挡层22的Z轴方向的整体相对。
[0046]电极18隔着绝缘膜42设在电极16与电极17之间。电极18沿Z轴方向及Y轴方向延伸。电极18的上端18a位于ρ基底层23。电极18的上端18a可以位于上端16a及上端17a之上。电极18的下端18b位于下端16b及下端17b之下。上端18a的Z轴方向的位置及下端18b的Z轴方向的位置可以是任意的位置。
[0047]本实施方式中，电极16及电极17与栅极电极13电连接，且与省略了图示的栅极电极电连接，电极18与发射极电极12电连接。即，栅极电极13、栅极电极14、电极16以及电极17实质上被设定为相同电位,发射极电极12、发射极电极15以及电极18实质上被设定为相同电位。以后，在本实施方式中，将电极16及电极17分别称为栅极电极16及栅极电极17，将电极18称为发射极电极18。栅极电极16、栅极电极17以及发射极电极18例如采用多晶硅。
[0048]绝缘膜42设在:n —基底层21与栅极电极16之间；n阻挡层22与栅极电极16之间；P基底层23与栅极电极16之间；n+发射极层24与栅极电极16之间；n —基底层21与栅极电极17之间；n阻挡层22与栅极电极17之间；p基底层23与栅极电极17之间；n+发射极层24与栅极电极17之间；n—基底层21与发射极电极18之间；栅极电极16与发射极电极18之间；以及栅极电极17与发射极电极18之间。
[0049]S卩，绝缘膜42将η—基底层21和栅极电极16电绝缘，将η阻挡层22和栅极电极16电绝缘，将ρ基底层23和栅极电极16电绝缘，将η +发射极层24和栅极电极16电绝缘，将η—基底层21和栅极电极17电绝缘，将η阻挡层22和栅极电极17电绝缘，将ρ基底层23和栅极电极17电绝缘，将η +发射极层24和栅极电极17电绝缘，将η—基底层21和发射极电极18电绝缘，将栅极电极16和发射极电极18电绝缘，将栅极电极17和发射极电极18电绝缘。
[0050]绝缘膜42例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。
[0051]栅极电极16的下端16b与η—基底层21之间的沿Z轴方向的距离L5 (第5距离)长于栅极电极16与ρ基底层23之间的沿X轴方向的距离L6(第6距离)。S卩，栅极电极16的下端16b与η—基底层21之间的绝缘膜42的沿Z轴方向的厚度厚于栅极电极16与ρ基底层23之间的绝缘膜42的沿X轴方向的厚度。
[0052]此外，栅极电极17的下端17b与η—基底层21之间的沿Z轴方向的距离L7 (第7距离)长于栅极电极17与ρ基底层23之间的沿X轴方向的距离L8 (第8距离)。S卩，栅极电极17的下端17b与η—基底层21之间的绝缘膜42的沿Z轴方向的厚度厚于栅极电极17与P基底层23之间的绝缘膜42的沿X轴方向的厚度。
[0053]在本实施方式中，距离L5与距离L7之差的绝对值在5nm以下。S卩，距离L5与距离L7实质相同。距离L6与距离L8之差的绝对值在5nm以下。即，距离L6与距离L8实质相同。距离LI及距离L3在X轴方向上变化。距离L5例如是栅极电极16的下端16b与η —基底层21之间的沿Z轴方向的距离的平均值。距离L7例如是栅极电极17的下端17b与η—基底层21之间的沿Z轴方向的距离的平均值。距离L5及距离L7与距离LI及距离L3实质相同。距离L6及距离L8与距离L2及距离L4实质相同。
[0054]IGBTl 10还具备P+集电极层50 (第5半导体层)、ρ+接触层51、绝缘膜54、绝缘膜55、沟槽61和沟槽62。
[0055]P+集电极层50为ρ型,设在集电极电极11与η—基底层21之间。P+集电极层50与集电极电极11及η—基底层21电连接。
[0056]ρ +接触层51为ρ型，设在发射极电极12与ρ基底层23之间。ρ +接触层51例如在发射极电极12与ρ基底层23之间设置多个。P+接触层51沿Y轴方向延伸。P+接触层51的杂质浓度高于P基底层23的杂质浓度。ρ +接触层51与发射极电极12及ρ基底层23电连接。由此P基底层23经ρ+接触层51而与发射极电极12电连接。由此，例如，在ρ基底层23中积累的空穴易于向发射极电极12排出。
[0057]绝缘膜54设在发射极电极12与绝缘膜41之间。绝缘膜54提高例如发射极电极12与栅极电极13之间的绝缘性、以及发射极电极12与栅极电极14之间的绝缘性。
[0058]绝缘膜55设在发射极电极12与绝缘膜42之间。绝缘膜55提高例如发射极电极12与栅极电极16之间的绝缘性、以及发射极电极12与栅极电极17之间的绝缘性。
[0059]绝缘膜54及绝缘膜55例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。
[0060]沟槽61设于η—基底层21、η阻挡层22以及ρ基底层23。沟槽61沿Z轴方向及Y轴方向延伸。栅极电极13、栅极电极14、发射极电极15以及绝缘膜41设在沟槽61的内部。
[0061]沟槽62设于η—基底层21、η阻挡层22以及ρ基底层23。沟槽62沿Z轴方向及Y轴方向延伸。栅极电极16、栅极电极17、发射极电极18以及绝缘膜42设在沟槽62的内部。
[0062]η +发射极层24例如在ρ基底层23之上设置多个。多个η +发射极层24中的一个在X轴方向上设在绝缘膜41与ρ+接触层51之间。上述一个η +发射极层24接近于绝缘膜41 (沟槽61)而配置。上述一个η+发射极层24例如在X轴方向上与绝缘膜41接触。
[0063]此外，多个η +发射极层24中的另一个在X轴方向上设在绝缘膜42与ρ +接触层51之间。上述另一个η +发射极层24接近于绝缘膜42 (沟槽62)而配置。上述另一个η +发射极层24例如在X轴方向上与绝缘膜42接触。
[0064]如图2 Ca)及图2 (b)所示，IGBTl 10具有元件区域70和终端区域72。
[0065]元件区域70分别设有η —基底层21、η阻挡层22、ρ基底层23和η +发射极层24。元件区域70是在集电极电极11与发射极电极12之间流过电流的区域。
[0066]终端区域72围绕以Z轴方向为轴的轴将元件区域70包围。另外，图2 (a)中，为了方便而省略了发射极电极12、绝缘膜54及绝缘膜55等的图示。
[0067]终端区域72设有ρ型层73、发射极布线74、栅极布线75、终端绝缘膜76和终端沟槽77。
[0068]ρ型层73为ρ型，设在集电极电极11与发射极电极12之间。ρ型层73例如是比P基底层23深的扩散层。
[0069]发射极布线74设在发射极电极12与ρ型层73之间。发射极布线74例如采用多晶硅等导电材料。在发射极电极12与发射极布线74之间，设置绝缘膜54、绝缘膜55以及终端绝缘膜76等绝缘层。发射极电极12设有插销(plug)部12a。插销部12a沿Z轴方向及X轴方向延伸，与发射极布线74相接。插销部12a例如将在发射极电极12与发射极布线74之间设置的绝缘层贯通。由此，发射极布线74与发射极电极12电连接。
[0070]发射极布线74设有沿Z轴方向及X轴方向延伸的插销部74a。发射极电极15沿Y轴方向延伸，与插销部74a相接。发射极电极18沿Y轴方向延伸，与插销部74a相接。由此，发射极电极15及发射极电极18经发射极布线74而与发射极电极12电连接。在该例中，发射极电极15及发射极电极18与插销部74a相连续。
[0071]终端绝缘膜76设在ρ型层73与发射极布线74之间，将ρ型层73与发射极布线74电绝缘。终端绝缘膜76例如采用氧化硅膜、氮化硅膜或氮氧化硅膜。
[0072]终端沟槽77沿Z轴方向及X轴方向延伸。沟槽61及沟槽62与终端沟槽77相接。插销部74a设在终端沟槽77的内部。终端绝缘膜76的一部分设在终端沟槽77的内部，将P型层73与插销部74a电绝缘。
[0073]栅极布线75设在发射极电极12与ρ型层73之间，与发射极布线74分离地配置。在发射极电极12与栅极布线75之间，设有绝缘膜54、绝缘膜55等绝缘层。由此，栅极布线75与发射极电极12电绝缘。在ρ型层73与栅极布线75之间，设有终端绝缘膜76等绝缘层。由此，栅极布线75与ρ型层73电绝缘。
[0074]此外，栅极布线75设在栅极电极13的一部分之上、栅极电极14的一部分之上、栅极电极16的一部分之上、以及栅极电极17的一部分之上。在栅极布线75与栅极电极13之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与栅极电极14之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与栅极电极16之间，设置终端绝缘膜76及绝缘膜42。在栅极布线75与栅极电极17之间，设置终端绝缘膜76及绝缘膜42。[0075]栅极布线75设有沿Z轴方向延伸、与栅极电极13接触的插销部75a。栅极布线75还设有与栅极电极14接触的插销部、与栅极电极16接触的插销部、与栅极电极17接触的插销部(均省略图示)。由此，栅极电极13、栅极电极14、栅极电极16与栅极电极17经栅极布线75互相电连接。
[0076]在栅极布线75与发射极电极15之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与发射极电极18之间，设置终端绝缘膜76及绝缘膜42。由此，栅极布线75与发射极电极15及发射极电极18电绝缘。
[0077]栅极布线75例如采用多晶硅等导电材料。栅极布线75在终端区域72与省略了图示的金属电极(端子电极)电连接。
[0078]图3是例示出第一实施方式的功率用半导体元件的等效电路图。
[0079]如图3所示，IGBT110设有栅极电阻Rg、电容Cge、电容Cgc和电阻R2。
[0080]栅极电阻Rg是与栅极电极13、栅极电极14、栅极电极16以及栅极电极17电连接的电阻。电容Cge是栅极一发射极间产生的寄生电容。电容Cgc是栅极一集电极间产生的寄生电容。电阻R2是发射极一集电极间的输出电阻。
[0081]电容Cge包含:发射极电极12与栅极电极13之间产生的寄生电容Cge1 ;发射极电极12与栅极电极14之间产生的寄生电容Cge2 ;发射极电极12与栅极电极16之间产生的寄生电容Cge3 ;发射极电极12与栅极电极17之间产生的寄生电容Cge4 ;栅极电极13与发射极电极15之间产生的寄生电容Cge5 ;栅极电极14与发射极电极15之间产生的寄生电容Cge6 ;栅极电极16与发射极电极18之间产生的寄生电容Cge7 ;以及栅极电极17与发射极电极18之间产生的寄生电容Cge8。电容Cge是Cge1 + Cge2 + Cge3 + Cge4 + Cge5 +Cge6 + Cge7 + Cge80
[0082]通过设置发射极电极15及发射极电极18，能够增大电容Cge。例如，通过调整栅极电极13中的与发射极电极15相对的部分的面积、调整栅极电极14中的与发射极电极15相对的部分的面积、调整栅极电极16中的与发射极电极18相对的部分的面积、或者调整栅极电极17中的与发射极电极18相对的部分的面积，能够调整电容Cge。
[0083]接着，说明IGBT110的动作。
[0084]例如，向集电极电极11施加正的电压，将发射极电极12接地。并且，向栅极电极
13、栅极电极14、栅极电极16以及栅极电极17施加正的电压。由此，集电极电极11与发射极电极12之间流过电流。若向栅极电极13、栅极电极14、栅极电极16以及栅极电极17施加阈值电压以上的电压，则在P基底层23中的绝缘膜41附近的区域、以及ρ基底层23中的绝缘膜42附近的区域形成反型沟道。电流例如从集电极电极11经P+集电极层50、n —基底层21、反型沟道、n+发射极层24，流向发射极电极12。
[0085]接着，说明IGBT110的效果。
[0086]通过设置η阻挡层22，能够提高流到发射极电极12的空穴的排出阻力。S卩，可得到IE效应。由此，来自发射极电极12的电子的注入效率提高，发射极电极12侧的载流子浓度提高。由此，能够实现高耐压和低导通电压。导通电压能够通过提高η阻挡层22的杂质浓度而进一步降低。利用了 IE效应的IGBTl 10有时也被称作IEGT (injection-EnhancedGate Bipolar Transistor)。
[0087]对IGBT而言，有这样的情况，即:在沟槽61内仅设置栅极电极13，使距离LI与距离L2实质相同(使绝缘膜41的膜厚均匀)，并且，在沟槽62内仅设置栅极电极16，使距离L5与距离L6实质相同(使绝缘膜42的膜厚均匀)。该参考例的IGBT存在当变为导通时栅极电压振荡的问题。参考例的栅极电压的振荡通过提高η阻挡层22的杂质浓度而更加显著。即，参考例中，导通电压的降低和开关特性的提高具有权衡的关系。
[0088]η阻挡层22成为对从集电极电极11朝向发射极电极12的空穴的势垒。此外，在参考例中，例如，向集电极电极11施加650V左右的电压，向栅极电极13及栅极电极16施加 15V左右的电压。即，集电极电压相对于栅极电压而言足够大。因此，空穴从集电极电极11朝向发射极电极12时，被栅极电压吸引，流过η阻挡层中的栅极电极附近的部分。此时，通过栅极一集电极间的电容Cgc，向栅极电极流过位移电流。该位移电流使栅极电压振荡。变为导通时，通常相对于流入栅极电极的电流，从栅极电极流出的电流可看做负电容。
[0089]在满足式(I)的条件时，栅极电压振荡。
【权利要求】
1.一种功率用半导体元件，具备: 第I电极，具有第一面和第二面； 第I导电型的第I半导体层，设在上述第I电极的上述第一面侧； 第I导电型的第2半导体层，设在上述第I半导体层之上，上述第2半导体层的杂质浓度高于上述第I半导体层的杂质浓度； 第2导电型的第3半导体层，设在上述第2半导体层之上； 第I导电型的第4半导体层，设在上述第3半导体层之上； 第2电极，与上述第4半导体层电连接； 第3电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第3电极具有位于上述第3半导体层的上端，沿上述第I半导体层与上述第2半导体层的层叠方向延伸；第4电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第4电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第3电极并列；以及 第5电极，隔着绝缘膜设在上述第3电极与上述第4电极之间，上述第5电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第2电极电连接。
2.如权利要求1记载的功率用半导体元件， 上述第3电极的下端与上述第I半导体层之间的第I距离长于上述第3电极与上述第3半导体层之间的第2距离， 上述第4电极的下端与上述第I半导体层之间的第3距离长于上述第4电极与上述第3半导体层之间的第4距离。
3.如权利要求2记载的功率用半导体元件 上述第I距离与上述第3距离之差的绝对值小于等于5nm， 上述第2距离与上述第4距离之差的绝对值小于等于5nm。
4.如权利要求1记载的功率用半导体元件， 上述第3电极的下端位于上述第2半导体层之下，上述第4电极的下端位于上述第2半导体层之下。
5.如权利要求4记载的功率用半导体元件， 上述第5电极的下端位于上述第3电极的上述下端及上述第4电极的上述下端之下。
6.如权利要求1记载的功率用半导体元件，还具备: 第6电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第6电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸； 第7电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第7电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第6电极并列；以及 第8电极，隔着绝缘膜设在上述第6电极与上述第7电极之间，上述第8电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸。
7.如权利要求6记载的功率用半导体元件， 上述第6电极和上述第7电极与上述第3电极电连接， 上述第8电极与上述第2电极电连接。
8.如权利要求6记载的功率用半导体元件， 上述第6电极、上述第7电极和上述第8电极与上述第2电极电连接。
9.如权利要求8记载的功率用半导体元件，还具备: 元件区域，包含上述第I半导体层、上述第2半导体层、上述第3半导体层和上述第4半导体层；以及 终端区域， 围绕以从上述第I半导体层朝向上述第4半导体层的层叠方向为轴的轴，将上述元件区域包围； 上述第6电极、上述第7电极和上述第8电极，在上述元件区域中与上述第2电极电连接。
10.如权利要求6记载的功率用半导体元件， 上述第6电极和上述第7电极与上述第2电极电连接， 上述第8电极与上述第3电极电连接。
11.如权利要求6记载的功率用半导体元件， 上述第6电极的下端位于上述第2半导体层之下，上述第7电极的下端位于上述第2半导体层之下。
12.如权利要求11记载的功率用半导体元件， 上述第8电极的下端位于上述第6电极的上述下端及上述第7电极的上述下端之下。
13.如权利要求6记载的功率用半导体元件， 上述第6电极的下端与上述第I半导体层之间的第5距离长于上述第6电极与上述第3半导体层之间的第6距离， 上述第7电极的下端与上述第I半导体层之间的第7距离长于上述第7电极与上述第3半导体层之间的第8距离。
14.如权利要求13记载的功率用半导体元件， 上述第5距离与上述第7距离之差的绝对值小于等于5nm， 上述第6距离与上述第8距离之差的绝对值小于等于5nm。
15.如权利要求1记载的功率用半导体元件， 上述第4半导体层的杂质浓度高于上述第I半导体层的杂质浓度。
16.如权利要求1记载的功率用半导体元件， 还具备在上述第I电极与上述第2电极之间设置的第2导电型的第5半导体层。
17.如权利要求1记载的功率用半导体元件， 还具备在上述第2电极与上述第3半导体层之间设置的第2导电型的接触层， 上述接触层的杂质浓度高于上述第3半导体层的杂质浓度。
18.如权利要求17记载的功率用半导体元件， 上述第3电极、上述第4电极和上述第5电极在相对于上述层叠方向垂直的第I方向上延伸， 上述第4半导体层设有多个， 多个上述第4半导体层分别在相对于上述层叠方向及上述第I方向垂直的第2方向上延伸， 上述接触层设有多个， 多个上述接触层分别在上述第2方向上延伸， 多个上述第4半导体层和多个上述接触层沿上述第I方向交替排列。
19.如权利要求1记载的功率用半导体元件，上述第3电极的下端位于上述第3半导体层之下且上述第I半导体层之上，上述第4电极的下端位于上述第3半导体层之下且上述第I半导体层之上，上述第5电极的下端位于上述第3半导体层之下且上述第I半导体层之上。
20.如权利要求6记载的功率用半导体元件，上述第6电极的下端位于上述第3半导体层之下且上述第I半导体层之上，上述第7电极的下端位于上述第3半导体层之下且上述第I半导体层之上，上述第8电极的下端位 于上述第3半导体层之下且上述第I半导体层之上。
【文档编号】H01L29/739GK103681826SQ201310375789
【公开日】2014年3月26日 申请日期:2013年8月26日 优先权日:2012年9月24日
【发明者】中村和敏, 小仓常雄, 二宫英彰 申请人:株式会社东芝