嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法
【专利摘要】一种嵌入式锗硅工艺中静态随机存储器，包括：硅基衬底；NMOS器件；PMOS器件，PMOS器件之栅极设置在硅基衬底上，PMOS器件之源极区、漏极区分别设置在栅极两侧之硅基衬底内，且在源极区和漏极区中设置嵌入式锗硅；上拉晶体管，为PMOS半导体，上拉晶体管之栅极设置在硅基衬底上，上拉晶体管之源极区、漏极区分别设置在栅极两侧之硅基衬底内。本发明通过在PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而提高空穴迁移率；通过在上拉晶体管之源极区、漏极区内不设置内嵌式锗硅，使得上拉晶体管在沟道方向上的压应力减小，降低载流子迁移率，增大上拉晶体管等效电阻，进而提高了所述静态随机存储器写入冗余度。
【专利说明】嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法。
【背景技术】
[0002]嵌入式锗娃工艺中静态随机存储器(Static Random Access Memory, SRAM)作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。
[0003]通常地，所述90nm以下的嵌入式锗硅工艺中静态随机存储器之版图包括有源区、多晶硅栅，以及接触孔三个层次，并在所述版图区域上分别形成控制管，所述控制管为NMOS器件；下拉管(Pull Down MOS)，所述下拉管为NMOS器件；上拉管(PulI Up M0S)，所述上拉管为PMOS器件。但是，在现有嵌入式锗硅工艺中静态随机存储器中，所述上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小。寻求一种增大所述上拉晶体管之等效电阻，以提高所述嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法之写入冗余度的方法已成为本领域亟待解决的问题之一。
[0004]故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法。
【发明内容】
[0005]本发明是针对现有技术中，所述传统的嵌入式锗硅工艺中静态随机存储器之上拉晶体管的等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小等缺陷提供一种嵌入式锗硅工艺中静态随机存储器。
[0006]本发明之又一目的是针对现有技术中，所述传统的嵌入式锗硅工艺中静态随机存储器之上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度(WriteMargin)较小等缺陷提供一种嵌入式锗娃工艺中静态随机存储器写入冗余度改善的方法。
[0007]为实现本发明之目的，本发明提供一种嵌入式锗硅工艺中静态随机存储器，所述嵌入式锗硅工艺中静态随机存储器包括:硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离；NM0S器件，设置在所述浅沟槽隔离之间，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内；PM0S器件，设置在所述浅沟槽隔离之间，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅；上拉晶体管，所述上拉晶体管为PMOS半导体，并设置在所述浅沟槽隔离之间，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。
[0008]可选地，所述嵌入式锗硅工艺应用于45nm以下工艺。
[0009]为实现本发明之又一目的，本发明提供一种嵌入式锗硅工艺中静态随机存储器的写入冗余度改善方法，所述方法包括:
[0010]执行步骤S1:提供硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离；
[0011]执行步骤S2:在所述浅沟槽隔离之间设置NMOS器件，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内；
[0012]执行步骤S3:在所述浅沟槽隔离之间设置PMOS器件，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅；
[0013]执行步骤S4:在所述浅沟槽隔离之间设置上拉晶体管，所述上拉晶体管为PMOS半导体，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。
[0014]可选地，对所述静态随机存储器之PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而提高所述PMOS器件之空穴迁移率。
[0015]可选地，对所述上拉晶体管之源极区、漏极区内不设置所述内嵌式锗硅，使得所述上拉晶体管在沟道方向上的压应力减小，降低所述上拉晶体管的载流子迁移率，增大了所述上拉晶体管的等效电阻，进而提高了所述静态随机存储器写入冗余度。
[0016]综上所述，本发明通过在PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而达到提高所述PMOS器件之空穴迁移率的效果；通过在所述上拉晶体管之源极区、漏极区内不设置所述内嵌式锗硅，使得所述上拉晶体管在沟道方向上的压应力减小，降低所述上拉晶体管的载流子迁移率，增大所述上拉晶体管的等效电阻，进而提高所述静态随机存储器写入冗余度。
【专利附图】
【附图说明】
[0017]图1所示为本发明嵌入式锗硅工艺中静态随机存储器之写入等效电路示意图；
[0018]图2所示为本发明嵌入式锗硅工艺中静态随机存储器之NMOS、PM0S、上拉晶体管的结构不意图；
[0019]图3所示为本发明嵌入式锗硅工艺中静态随机存储器写入冗余度改善方法之流程图；
[0020]图4 (a)?图4 (b)所示为本发明上拉晶体管开启电流降低前后的模拟结果对比图。
【具体实施方式】
[0021]为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
[0022]请参阅图1，图1所示为本发明嵌入式锗硅工艺中静态随机存储器之写入等效电路示意图。写入冗余度(Write Margin)是衡量所述嵌入式锗娃工艺中静态随机存储器单元写入性能的重要参数。在所述嵌入式锗硅工艺中静态随机存储器之写入等效电路中，假定所述第一节点I存储数据为低电位(即存储数据为“0”)，所述第二节点2存储数据为高电位(即存储数据为“1”)，非限制性的列举，例如向所述第一节点I写入高电位，向所述第二节点2写入低电位,在写入动作前,所述第一位线3会被预充至高电位,所述第二位线4会被预充至低电位；在写入开始时，所述字线5打开，由于所述第一节点I初始存储的数据为低电位，故在所述初始状态时，所述上拉晶体管6打开，所述下拉晶体管7关闭。
[0023]在所述嵌入式锗硅工艺中静态随机存储器写入过程中，由于所述上拉晶体管6和所述控制晶体管8均打开，则所述第二节点2的电位不再是高电位“1”，而处于另一中间电位。作为本领域技术人员，容易理解地，所述中间电位由所述上拉晶体管6和所述控制晶体管8的等效电阻决定。为了完成写入动作，所述第二节点2的中间电位必须小于一定数值，即，所述控制晶体管8和所述上拉晶体管6的等效电阻必须小于一定数值。明显地，所述中间电位越低，则所述嵌入式锗硅工艺中静态随机存储器之写入冗余度就越大。故，通过增大所述上拉晶体管6之等效电阻，即可降低所述第二节点2的中间电位，进而提高所述嵌入式锗硅工艺中静态随机存储器之写入冗余度。
[0024]请参阅图2，图2所示为本发明嵌入式锗硅工艺中静态随机存储器之NMOS、PMOS,上拉晶体管的结构示意图。所述嵌入式锗硅工艺中静态随机存储器9包括:硅基衬底91，并在所述硅基衬底91内间隔设置用于电气隔离的浅沟槽隔离92 ；NM0S器件93，设置在所述浅沟槽隔离92之间，所述NMOS器件93之栅极931设置在所述硅基衬底91上，所述NMOS器件93之源极区932、漏极区933分别设置在所述栅极931两侧之硅基衬底91内；PM0S器件94，设置在所述浅沟槽隔离92之间，所述PMOS器件94之栅极941设置在所述硅基衬底91上，所述PMOS器件94之源极区942、漏极区943分别设置在所述栅极941两侧之硅基衬底91内，且在所述PMOS器件94之源极区942和漏极区943中设置嵌入式锗硅95 ;上拉晶体管96，所述上拉晶体管96为PMOS半导体，并设置在所述浅沟槽隔离92之间，所述上拉晶体管96之栅极961设置在所述硅基衬底91上，所述上拉晶体管96之源极区962、漏极区963分别设置在所述栅极961两侧之硅基衬底91内。
[0025]作为本领域技术人员，容易理解地，在本发明静态随机存储器之PMOS器件94的源极区942、漏极区943中设置内嵌式锗硅95，可增加所述PMOS器件94沟道中的压应力，从而达到提高所述PMOS器件94之空穴迁移率的效果。在本发明中，所述上拉晶体管96为PMOS半导体，而在所述上拉晶体管96之源极区962、漏极区963内不设置所述内嵌式锗硅95，使得所述上拉晶体管96在沟道方向上的压应力减小，降低所述上拉晶体管96的载流子迁移率，增大所述上拉晶体管96的等效电阻，进而提高所述静态随机存储器写入冗余度。
[0026]请参阅图3，并结合参阅图2，图3所示为本发明嵌入式锗硅工艺中静态随机存储器写入冗余度改善方法的流程图。所述嵌入式锗硅工艺中静态随机存储器写入冗余度改善方法包括:
[0027]执行步骤S1:提供硅基衬底91，并在所述硅基衬底91内间隔设置用于电气隔离的浅沟槽隔离92 ；
[0028]执行步骤S2:在所述浅沟槽隔离92之间设置NMOS器件93，所述NMOS器件93之栅极931设置在所述硅基衬底91上，所述NMOS器件93之源极区932、漏极区933分别设置在所述栅极931两侧之硅基衬底91内；
[0029]执行步骤S3:在所述浅沟槽隔离92之间设置PMOS器件94，所述PMOS器件94之栅极941设置在所述硅基衬底91上，所述PMOS器件94之源极区942、漏极区943分别设置在所述栅极941两侧之硅基衬底91内，且在所述PMOS器件94之源极区942和漏极区943中设置嵌入式锗硅95;
[0030]执行步骤S4:在所述浅沟槽隔离92之间设置上拉晶体管96，所述上拉晶体管96为PM0s半导体，所述上拉晶体管96之栅极961设置在所述硅基衬底91上，所述上拉晶体管96之源极区962、漏极区963分别设置在所述栅极961两侧之硅基衬底91内。
[0031]作为本领域技术人员，容易理解地，在本发明静态随机存储器之PMOS器件94的源极区942、漏极区943中设置内嵌式锗硅95，可增加所述PMOS器件94沟道中的压应力，从而达到提高所述PMOS器件94之空穴迁移率的效果。在本发明中，所述上拉晶体管96为PMOS半导体，而在所述上拉晶体管96之源极区962、漏极区963内不设置所述内嵌式锗硅95，使得所述上拉晶体管96在沟道方向上的压应力减小，降低了所述上拉晶体管96的载流子迁移率，增大了所述上拉晶体管96的等效电阻，进而提高了所述静态随机存储器写入冗余度。
[0032]请参阅图4 (a)、图4 (b),图4 (a)所示为本发明上拉晶体管开启电流降低前的模拟结果图。图4 (b)所示为本发明上拉晶体管开启电流降低后写入冗余度的模拟结果图。由图4 (a)、图4 (b)可知，非限制性的列举，针对45nm嵌入式锗硅工艺中静态随机存储器，在降低所述上拉晶体管96之开启电流后，所述嵌入式锗硅工艺中静态随机存储器之写入冗余度IOb较所述上拉晶体管96之开启电流降低前的写入冗余度IOa提高了 10mV。
[0033]综上所述，本发明通过在PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而达到提高所述PMOS器件之空穴迁移率的效果；通过在所述上拉晶体管之源极区、漏极区内不设置所述内嵌式锗硅，使得所述上拉晶体管在沟道方向上的压应力减小，降低所述上拉晶体管的载流子迁移率，增大所述上拉晶体管的等效电阻，进而提高所述静态随机存储器写入冗余度。
[0034]本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
【权利要求】
1.一种嵌入式锗硅工艺中静态随机存储器，其特征在于，所述嵌入式锗硅工艺中静态随机存储器包括: 硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离； NMOS器件，设置在所述浅沟槽隔离之间，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内； PMOS器件，设置在所述浅沟槽隔离之间，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅； 上拉晶体管，所述上拉晶体管为PMOS半导体，并设置在所述浅沟槽隔离之间，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。
2.如权利要求1所述的嵌入式锗硅工艺中静态随机存储器，其特征在于，所述嵌入式锗娃工艺应用于45nm以下工艺。
3.—种如权利要求1所述的嵌入式锗硅工艺中静态随机存储器的写入冗余度改善方法，其特征在于，所述方法包括: 执行步骤S1:提供硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离； 执行步骤S2:在所述浅沟槽隔离之间设置NMOS器件，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内； 执行步骤S3:在所述浅沟槽隔离之间设置PMOS器件，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅； 执行步骤S4:在所述浅沟槽隔离之间设置上拉晶体管，所述上拉晶体管为PMOS半导体，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。
4.如权利要求4所述的嵌入式锗硅工艺中静态随机存储器写入冗余度改善方法，其特征在于，对所述静态随机存储器之PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而提高所述PMOS器件之空穴迁移率。
5.如权利要求4所述的嵌入式锗硅工艺中静态随机存储器写入冗余度改善方法，其特征在于，对所述上拉晶体管之源极区、漏极区内不设置所述内嵌式锗硅，使得所述上拉晶体管在沟道方向上的压应力减小，降低所述上拉晶体管的载流子迁移率，增大了所述上拉晶体管的等效电阻，进而提高了所述静态随机存储器写入冗余度。
【文档编号】H01L21/8244GK103579243SQ201310491611
【公开日】2014年2月12日 申请日期:2013年10月18日 优先权日:2013年10月18日
【发明者】俞柳江 申请人:上海华力微电子有限公司