静态随机存储器之写入冗余度改善的方法
【专利摘要】一种静态随机存储器之写入冗余度改善的方法，包括：步骤S1：提供硅基衬底，并形成浅沟槽隔离；步骤S2：形成NMOS器件和作为上拉晶体管的PMOS器件；步骤S3：在NMOS器件和作为上拉晶体管的PMOS器件之源极区和漏极区进行源漏注入，并沉积氮化硅保护层；步骤S4：对NMOS器件和作为上拉晶体管的PMOS器件进行源漏退火工艺；步骤S5：刻蚀除去氮化硅保护层。本发明通过在制备应力记忆效应工艺光刻版时，使上拉晶体管之PMOS器件区域与NMOS器件被覆盖，在应力记忆效应工艺中，上拉晶体管和NMOS器件均被氮化硅保护层覆盖，之后进行源漏退火工艺，上拉晶体管的空穴迁移率被降低，从而增大上拉晶体管的等效电阻，在写入过程中，降低第二节点电位，从而提高其写入冗余度。
【专利说明】静态随机存储器之写入冗余度改善的方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种静态随机存储器之写入冗余度改善的方法。
【背景技术】
[0002]静态随机存储器(Static Random Access Memory, SRAM)作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。
[0003]通常地，所述90nm以下的静态随机存储器之版图包括有源区、多晶硅栅，以及接触孔三个层次，并在所述版图区域上分别形成控制管，所述控制管为NMOS器件；下拉管(Pull Down MOS)，所述下拉管为NMOS器件；上拉管(PulI Up MOS)，所述上拉管为PMOS器件。但是，在现有静态随机存储器中，所述上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小。寻求一种增大所述上拉晶体管之等效电阻，以提高所述静态随机存储器之写入冗余度的方法已成为本领域亟待解决的问题之一。
[0004]故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种静态随机存储器之写入冗余度改善的方法。
【发明内容】
[0005]本发明是针对现有技术中，所述传统的静态随机存储器之上拉晶体管的等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小等缺陷提供一种静态随机存储器之写入冗余度改善的方法。
[0006]为实现本发明之目的，本发明提供一种静态随机存储器之写入冗余度改善的方法，所述方法包括:
[0007]执行步骤S1:提供硅基衬底，并在所述硅基衬底内形成所述浅沟槽隔离；
[0008]执行步骤S2:在所述浅沟槽隔离之间间隔形成所述NMOS器件和所述作为上拉晶体管的PMOS器件；
[0009]执行步骤S3:在所述NMOS器件之源极区和漏极区，以及所述作为上拉晶体管的PMOS器件之源极区和漏极区进行源漏注入后，并在所述NMOS器件和所述PMOS器件之异于所述硅基衬底一侧沉积所述氮化硅保护层；
[0010]执行步骤S4:对所述NMOS器件和所述作为上拉晶体管的PMOS器件进行源漏退火工艺；
[0011]执行步骤S5:刻蚀除去所述氮化硅保护层。
[0012]可选地，在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域不被打开，而与所述NMOS器件一样被覆盖，所述上拉晶体管区域的氮化硅保护层不被刻蚀除去。
[0013]可选地，对所述NMOS器件和所述作为上拉晶体管的PMOS器件进行源漏退火工艺，在所述氮化硅保护层、所述NMOS器件之多晶硅栅和侧壁、所述作为上拉晶体管的PMOS器件之多晶硅栅和侧壁之间产生热应力和内应力效应。
[0014]可选地，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，所述应力方向垂直于所述静态随机存储器表面。
[0015]可选地，刻蚀除去所述氮化硅保护层时，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件的沟道中。
[0016]可选地，传导至所述CMOS半导体器件沟道中的所述应力为垂直于所述静态随机存储器表面的压应力和沿器件沟道方向的张应力。
[0017]可选地，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将提高所述NMOS器件的电子迁移率。
[0018]可选地，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将降低所述作为上拉晶体管的PMOS器件的载流子迁移率，增大所述上拉晶体管的等效电阻，提高所述静态随机存储器之写入冗余度。
[0019]综上所述，本发明通过在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域与所述NMOS器件被覆盖，在应力记忆效应工艺中，所述上拉晶体管PMOS器件和所述NMOS器件均被所述氮化硅保护层覆盖，之后进行源漏退火工艺，所述上拉晶体管的空穴迁移率被降低，从而增大所述上拉晶体管的等效电阻，在所述静态随机存储器的写入过程中，降低所述第二节点的电位，从而提高所述静态随机存储器之写入冗余度。
【专利附图】
【附图说明】
[0020]图1所示为本发明静态随机存储器之写入等效电路示意图；
[0021]图2所示为本发明静态随机存储器之写入冗余度改善的方法流程图；
[0022]图3 (a)?图3 (C)所示为本发明静态随机存储器之写入冗余度改善的阶段性结构示意图；
[0023]图4 (a)?图4 (b)所示为本发明上拉晶体管开启电流降低前后的模拟结果对比图。
【具体实施方式】
[0024]为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
[0025]请参阅图1，图1所示为本发明静态随机存储器之写入等效电路示意图。写入冗余度(Write Margin)是衡量所述静态随机存储器单元写入性能的重要参数。在所述静态随机存储器之写入等效电路中，假定所述第一节点I存储数据为低电位(即存储数据为“0”)，所述第二节点2存储数据为高电位(即存储数据为“1”)，非限制性的列举，例如向所述第一节点I写入高电位，向所述第二节点2写入低电位,在写入动作前,所述第一位线3会被预充至高电位，所述第二位线4会被预充至低电位；在写入开始时，所述字线5打开，由于所述第一节点I初始存储的数据为低电位，故在所述初始状态时，所述上拉晶体管6打开，所述下拉晶体管7关闭。
[0026]在所述静态随机存储器写入过程中，由于所述上拉晶体管6和所述控制晶体管8均打开，则所述第二节点2的电位不再是高电位“1”，而处于另一中间电位。作为本领域技术人员，容易理解地，所述中间电位由所述上拉晶体管6和所述控制晶体管8的等效电阻决定。为了完成写入动作，所述第二节点2的中间电位必须小于一定数值，即，所述控制晶体管8和所述上拉晶体管6的等效电阻必须小于一定数值。明显地，所述中间电位越低，则所述静态随机存储器之写入冗余度就越大。故，通过增大所述上拉晶体管6之等效电阻，即可降低所述第二节点2的中间电位，进而提高所述静态随机存储器之写入冗余度。
[0027]请参阅图2、图3 (a)?图3 (C)，图2所示为本发明静态随机存储器之写入冗余度改善的方法流程图。图3 (a)?图3 (C)所示为本发明静态随机存储器之写入冗余度改善的阶段性结构示意图。非限制性的列举，例如在45nm以下工艺中，所述静态随机存储器之写入冗余度改善的方法包括:
[0028]执行步骤S1:提供娃基衬底91,并在所述娃基衬底91内形成所述浅沟槽隔尚92 ；
[0029]执行步骤S2:在所述浅沟槽隔离92之间间隔形成所述NMOS器件93和所述作为上拉晶体管的PMOS器件94 ；
[0030]执行步骤S3:在所述NMOS器件93之源极区931和漏极区932，以及所述PMOS器件94之源极区941和漏极区942进行源漏注入后，并在所述NMOS器件93和所述PMOS器件94之异于所述硅基衬底91 一侧沉积所述氮化硅保护层95 ；
[0031]执行步骤S4:对所述NMOS器件93和所述PMOS器件94进行源漏退火工艺；
[0032]执行步骤S5:刻蚀除去所述氮化硅保护层95。
[0033]作为本领域技术人员，容易理解地，在所述步骤S4中，对所述NMOS器件93和所述PMOS器件94进行源漏退火工艺，将会在所述氮化硅保护层95、所述NMOS器件93之多晶硅栅933和侧壁934、所述PMOS器件94之多晶硅栅943和侧壁944之间产生热应力和内应力效应，所述应力效应记忆在所述NMOS器件93之多晶硅栅933与所述PMOS器件94之多晶硅栅943中，所述应力方向垂直于所述静态随机存储器表面。
[0034]在执行所述步骤S5，刻蚀除去所述氮化硅保护层95时，所述应力效应仍记忆在所述NMOS器件93之多晶硅栅933与所述PMOS器件94之多晶硅栅943中，并传导至所述CMOS半导体器件的沟道中。其中，传导至所述CMOS半导体器件沟道中的所述应力为垂直于所述静态随机存储器表面的压应力和沿器件沟道方向的张应力。
[0035]显然地，记忆在所述NMOS器件93之多晶硅栅933与所述PMOS器件94之多晶硅栅943中，并传导至所述CMOS半导体器件沟道中的应力效应，将会提高所述NMOS器件93的电子迁移率，另一方面降低所述PMOS器件94的载流子迁移率，增大所述上拉晶体管的等效电阻，提高所述静态随机存储器之写入冗余度。
[0036]作为本发明的【具体实施方式】，为了对所述NMOS器件和所述PMOS器件均产生应力效应，优选地，在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件94区域不被打开，而与所述NMOS器件一样被覆盖，故在应力记忆效应工艺中，所述上拉晶体管和所述NMOS器件均被所述氮化硅保护层95覆盖，所述上拉晶体管的空穴迁移率被降低，从而增大所述上拉晶体管的等效电阻，在所述静态随机存储器的写入过程中，降低所述第二节点2的电位，从而提高所述静态随机存储器之写入冗余度。[0037]请参阅图4 (a)、图4 (b)，图4 (a)所示为本发明上拉晶体管开启电流降低前的模拟结果图。图4 (b)所示为本发明上拉晶体管开启电流降低后写入冗余度的模拟结果图。由图4 (a)、图4 (b)可知，非限制性的列举，针对45nm静态随机存储器，在降低所述上拉晶体管之开启电流后，所述静态随机存储器之写入冗余度IOb较所述上拉晶体管之开启电流降低前的写入冗余度IOa提高了 10mV。
[0038]综上所述，本发明通过在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域与所述NMOS器件被覆盖，在应力记忆效应工艺中，所述上拉晶体管和所述NMOS器件均被所述氮化硅保护层覆盖，之后进行源漏退火工艺，所述上拉晶体管的空穴迁移率被降低，从而增大所述上拉晶体管的等效电阻，在所述静态随机存储器的写入过程中，降低所述第二节点的电位，从而提高所述静态随机存储器之写入冗余度。
[0039]本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
【权利要求】
1.一种静态随机存储器之写入冗余度改善的方法，其特征在于，所述方法包括: 执行步骤S1:提供硅基衬底，并在所述硅基衬底内形成所述浅沟槽隔离； 执行步骤S2:在所述浅沟槽隔离之间间隔形成所述NMOS器件和所述作为上拉晶体管的PMOS器件； 执行步骤S3:在所述NMOS器件之源极区和漏极区，以及所述作为上拉晶体管的PMOS器件之源极区和漏极区进行源漏注入后，并在所述NMOS器件和所述作为上拉晶体管的PMOS器件之异于所述硅基衬底一侧沉积所述氮化硅保护层； 执行步骤S4:对所述NMOS器件和所述作为上拉晶体管的PMOS器件进行源漏退火工艺； 执行步骤S5:刻蚀除去所述氮化硅保护层。
2.如权利要求1所述的静态随机存储器之写入冗余度改善的方法，其特征在于，在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域不被打开，而与所述NMOS器件一样被覆盖，所述上拉晶体管区域的氮化硅保护层不被刻蚀除去。
3.如权利要求1所述的静态随机存储器之写入冗余度改善的方法，其特征在于，对所述NMOS器件和所述PMOS器件进行源漏退火工艺，在所述氮化硅保护层、所述NMOS器件之多晶硅栅和侧壁、所述作为上拉晶体管的PMOS器件之多晶硅栅和侧壁之间产生热应力和内应力效应。
4.如权利要求3所述的静态随机存储器之写入冗余度改善的方法，其特征在于，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，所述应力方向垂直于所述静态随机存储器表面。
5.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，刻蚀除去所述氮化硅保护层时，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件的沟道中。
6.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，传导至所述CMOS半导体器件沟道中的所述应力为垂直于所述静态随机存储器表面的压应力和沿器件沟道方向的张应力。
7.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将提高所述NMOS器件的电子迁移率。
8.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将降低所述作为上拉晶体管的PMOS器件的载流子迁移率，增大所述上拉晶体管的等效电阻，提高所述静态随机存储器之写入冗余度。
【文档编号】H01L21/8244GK103579118SQ201310492066
【公开日】2014年2月12日 申请日期:2013年10月18日 优先权日:2013年10月18日
【发明者】俞柳江 申请人:上海华力微电子有限公司