专利名称:半导体元件的制造方法
本发明涉及一种半导体元件的制造方法，特别是涉及在集成电路元件上形成一大电容结构的方法。
通常，若要增加集成电路元件的密度，必须设法减小每一结构如金属线、晶体管的栅极的大小并缩小组成集成电路元件各结构间的距离。缩小元件结构的大小，通常是为了满足用于集成电路元件制造的“设计规则”。就动态随机存取存储器(Dynamic Random Access Memory；DRAM)而言，数据一般是藉由对在半导体基底上的电容器阵列的每个电容器做选择性的充电或放电，来达到储存的目的。大致上，一个二进制的数据，可以一放电的电容器代表一逻辑信号“0”，而以一充电的电容器代表一逻辑讯号“1”。对于一固定操作电压的存储器电容器而言，其电极间距及其电介质的介电常数固定时，电容器平板的表面积便决定所能储存的电荷大小。为了缩小DRAM电容器所占据的面积，需缩小电容器平板，同时也就减少电容器的储存电荷。
在存储体的电容器上的储存电荷，一般必须达到存储体可正确被读写的操作范围要求。以最近的超大规模集成电路(Ultra Large Scale Integration；ULSI)DRAM设计为例，当进一步减少DRAM存储体电容器上的储存电荷时，可能使储存在电容器上的数据无法正确地被读出。此外，由于电荷会不可避免地在电容器中漏电损耗掉，所以对于DRAM上的电容器的电荷，必须做周期性地充电，以确保电荷能保持在最小可测量值之上。电容越小，所需的重新充电的操作也就越频繁，而这是我们所不愿看到的情况，因为在做此操作时，部分DRAM不能读写数据。
曾经提出在DRAM的设计上使用具有高出基底表面的垂直延伸面的电容器如堆叠电容器，以及低于基底表面的垂直延伸面的电容器如渠沟电容器，以解决在缩小结构尺寸方面所产生的问题。利用这种三维结构的DRAM设计可提供存储体电容器更大的电容，却不会消耗基底的表面积。虽然堆叠电容器及渠沟电容器的设计涉及更复杂的结构，较难制造，但最近利用这些设计，已达到某些程度的成功。另一方面，我们也希望发展出更省钱及容易制造且能改善电容的结构。除此之外，我们也希望能缩小储存电容器的垂直延伸面，以期能制造更多的平面化元件结构。而在减少DRAM储存电容器在半导体基底上所需的面积时，依然必须保持DRAM储存电容器的电容增加。
曾有一种在固定的基底面上增加电容的大小的建议，其利用不平的硅材作为存储体电容器的底板。
图1是以不平的硅材作为电容器的底板所制造的DRAM，可以说明这种技术的优点。在所图示的DRAM中包括一硅基底10、场氧化层12，场效应晶体管(FET)的源极/漏极14，16和栅极电极18，以及在场氧化层12上的金属线20。金属线连接DRAM的各部分，而FET则作为电容器读写的操作开关。在这样的DRAM中，存储电容器可由垂直延伸的内连线22连接到FET的源极/漏极区16。并在多晶硅平板24表面上形成一层不平的硅材26，作为储存电容器的下电极。在硅材26及多晶硅平板24露出的表面上形成一层薄介电层28，再在薄介电层28表面形成一层掺有杂质的多晶硅30，作为电容器的上电极。利用不平的硅材作为电容器的下电极，可增加电容器的表面积，却不会使电容器朝旁边延伸。这样，在固定的表面积内可提高电容器的电容。
就像图1所示的DRAM，各种不同的技术可用来制造半导体元件中不平的硅材。在Watanabe的“Device Application and Structure Observation forHemispherical-Grained Si”[ref.H.Watanabe et.al.J.Appl.phys.71(1)，3535(1992)]一文中，描述以低压化学气相沉积方法，由硅烷(SiH4)沉积出所要的半球晶粒状的多晶硅(Hemispherical-Grained Si；HSG-Si，以下指不平的硅材)。在基底温度为590℃时沉积多晶硅HSG-Si，HSG-Si薄膜有最大的不平面时，DRAM存储体电容器也有最大的电容值。而当基底温度比590℃高或低10℃左右时，将形成较平的表面，也就不能比现有的多晶硅有更大的电容。以低压化学气相沉积法，在沉积温度590℃时，所沉积的HSG-Si作为下电极的电容器，比在580℃或600℃时，所沉积出较平的下电极的电容器，每一单位面积的电容约大二倍。
在Fazan“Electrical Characterization of Textured Interpoly Capacitors forAdvanced Stacked DRAM”[ref.P.C.Fazan et.al.，IEDM，663(1990)]一文中，描述了另一种如何在掺杂多晶硅层上形成不平表面的方法。在反应温度907℃时，以湿式氧化法在掺杂的多晶硅层上生长一层氧化层薄膜，再将此氧化层蚀刻，由于在掺杂的多晶硅层上，沿着晶粒边界的氧化速率最快，以蚀刻除去多晶硅晶粒边界的氧化物，便在多晶硅上造成不平的表面。该方法形成的表面的粗糙程度与多晶硅晶粒大小有关，在较小晶粒的薄膜上可得到较好的表面纹理。
1990年，Sakao在IEDM中所发表的“A Capacitor-Over-Bit-Line(COB)Cell with a Hemispherical-Grain Storage Node for 64 Mb DRAMs”一文中，描述了如何利用HSG-Si制造DRAM的电容器，以提供更高的电容。Sakao的制造方法如下所述。在FET晶体管的源极/漏极和栅极形成后，在栅极和字线之上生长一层氧化层。在氧化层上开出一个延伸到FET的漏极的介质层窗，并制作由漏极到氧化层表面的内连线。在反应温度600℃的环境下，以低压化学气相沉积法沉积一层与内连线相接触的多晶硅。再以光刻及反应离子蚀刻(reactive ion etch)技术蚀刻该层多晶硅层，以形成经内连线和FET漏极相连的中心储存结点(core storage node)。
在1 Torr压力及基底温度550℃的环境下，利用低压化学气相沉积法的方法，将以氦稀释的硅烷加热分解，在中心储存结点的表面沉积出半球状的硅晶粒。这些半球状的硅晶粒约有800埃大小而覆盖膜厚至少有800埃的厚度。再以HBr为反应气体，进行反应性离子蚀刻，对HSG-Si进行回蚀，以将在中心储存结点附近氧化层表面上的HSG-Si除去。回蚀同时也会除去中心储存结点上的HSG-Si，但原先HSG-Si的形状却会在中心储存结点内的多晶硅复制下来。这样，Sakao的DRAM电容器的下电极是由一带有表面结构(纹路、粗糙)的多晶硅层构成的，这些表面结构的大小大致上和HSG-Si硅晶粒相近。
在DRAM电容器中，利用HSG-Si作为下电极，已经能成功地将电容增大约两倍，但没有更进一步的进展。如果要使电容正好增大两倍，要维持HSG-Si的精确沉积环境是相当复杂的。
因此本发明的目的在于提供一种在电极制造中利用半球状硅晶粒层，以增加电容的制造方法。
为实现上述目的，本发明提供一种半导体元件的制造方法，包括提供一多晶硅层，覆盖一硅基底或在该硅基底上方；在该多晶硅层上，提供一第一半球状硅晶粒层；以及在该第一半球状硅晶粒层上沉积一第二半球状硅晶粒层，其中该第一半球状硅晶粒层包括多个第一半球状硅晶粒，该第二半球状硅晶粒层包括多个第二半球状硅晶粒，使得第二半球状硅晶粒能在第一半球状硅晶粒上生长。
上述方法还可以包括如下步骤对该沉积基底构图；在该第二半球状硅晶粒层上形成一介电层；以及在该介电层上沉积一导电层。
第一半球状硅晶粒层可用化学气相沉积法在该多晶硅层上生长的。
第二半球状硅晶粒层可以是以化学气相沉积法生长的，并且在该多晶硅层长完后直接在同一系统中生长或者在不同系统中生长。
最好是，在沉积该第二半球状硅晶粒层之前，还包括利用将该多晶硅层冷却或加热的步骤，以干扰该第一半球状硅晶粒层的沉积。
最好是，第二半球状硅晶粒层的沉积，是利用重新开始半球状硅晶粒层的化学气相沉积，使得第二半球状硅晶粒层独立于第一半球状硅晶粒层。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下面特举一优选实施例，并配合附图详细说明。附图中图1为现有的DRAM的部分剖面图，其存储体电容器是以半球状硅晶粒层作为下电极；图2和3表示根据本发明的优选实施例形成电容电极的工艺过程；图4和5分别表示图3的其他的实施方式。
本发明的优选实施例，是在一多晶硅层表面上提供一第一半球状硅晶粒层，当第一半球状硅晶粒层的成长被干扰后，开始第二半球状硅晶粒层的生长。在本发明的特点中，可将沉积基底冷却或者停止沉积过程一段时间，以干扰第一半球状硅晶粒层的生长，然后再重新进行沉积，在电极表面上提供第二半球状硅晶粒层。只要能使重新生长的初始状况与第一次的工艺过程独立，则不论是利用冷却的方法，还是延迟沉积工艺过程，都可以用以干扰第一半球状硅晶粒层的生长。换言之，第二半球状硅晶粒层的生长是独立的。这意味着，第二半球状硅晶粒层的微晶是由新的核基重新开始生成的，而不是持继生长在已有的微晶上。因此，至少有部分第二半球状硅晶粒层的晶粒会在第一半球状硅晶粒层的晶粒表面上生成。
在这一特点的变化中，也可以藉由在第一半球状硅晶粒层的晶粒表面上，生成一很薄的非晶硅层，来干扰第一半球状硅晶粒层成长，而第二半球状硅晶粒层的晶粒生长在该非晶硅层上。
本发明的另一特点，是在掺杂的多晶硅层上生长第一半球状硅晶粒层，作为电容器的电极。停止沉积工艺过程以干扰第一半球状硅晶粒层的生长，最好是将电极由沉积系统中取出，进行回蚀的工艺过程。在回蚀的工艺过程后，将电极重新送入沉积系统中，在蚀刻的表面上生成第二半球状硅晶粒层。回蚀第一半球状硅晶粒层，可能将第一半球状硅晶粒层的表面形状，概略地复制在掺杂的多晶硅层上。而未掺杂的第一半球状硅晶粒层可以做为掩模，对底下的掺杂多晶硅层进行选择性蚀刻。一个合适的蚀刻系统必须能提供氯离子作为反应气体，以便利用氯离子等离子蚀刻的选择性，对于掺杂多晶硅的蚀刻速率将比未掺杂多晶硅的蚀刻速率快。当对覆盖在掺杂多晶硅层上的未掺杂第一半球状硅晶粒层进行蚀刻时，半球状硅晶粒的蚀刻较慢，而底下的掺杂多晶硅的蚀刻较快。如果持续蚀刻工艺过程直到所有半球状硅晶粒被除去，则在掺杂的多晶硅层表面上，会形成不规则的角锥阵列，角锥的高度会大于原先沉积的半球状硅晶粒层的晶粒大小。因为在生长第二半球硅晶粒层之前，已将第一半球状硅晶粒层除去，所以在掺杂多晶硅层的不平表面上生长的第二半球状硅晶粒层，与第一半球状硅晶粒层的生长是各自独立的。在本发明的其他实施例中，在被蚀刻的表面所生长的第二半球状硅晶粒层，同样可进一步增加电容器电极的表面积。
图2至4表示本发明的优选实施例的特点。这些图中某些比例被夸大以提供本发明更好的图示。图2至图4表示电容器的下电极的一部分，其均可取代图1中的下电极，图1中的下电极由下方的多晶硅极平板24和上方的半球状硅晶粒层26组成。参照图2，在一沉积氧化硅层的硅基底上，以低压化学气相沉积法将硅烷(SiH4)加热分解，在此氧化硅层(未画出)上沉积一普通的多晶硅层40，沉积温度约为620℃。该多晶硅层40最好在沉积的时候同时进行掺杂，也可以以离子注入法和退火工艺过程或者热扩散等工艺过程进行掺杂。例如，以磷离子注入的方法，使多晶硅层40成为重掺杂的N型多晶硅层，随即在1000-1100℃的温度下进行10-30秒的退火。经由光刻和蚀刻技术，对多晶硅极板40构图，以形成下电极的核心部分。第一半球状硅晶粒层将沉积在多晶硅极板40上。
在清洁步骤之后，在多晶硅层40表面上生成一半球状硅晶粒层42，这可以直接在多晶硅层生长完后在同一系统中生长半球型硅晶粒或在不同的系统实现半球型硅晶粒的生长。该半球状硅晶粒层可用任何已知的方法制成，包括利用低压化学气相沉积法，在555℃至595℃左右的温度，以硅烷为反应气体，将半球状硅晶粒沉积在基底上，形成图2中的结构，其中包括了半球状硅晶粒的不规则表面。由于半球状硅晶粒晶粒生长的性质是随意的，在半球状硅晶粒层间的特定稀疏区域，如图2中44所指的部分，很可能会将下方的掺杂多晶硅层40露出。在多晶硅层40表面上生长半球状硅晶粒层42所增加的电容，将比多晶硅层表面为平坦的电容器增大约1.8倍。很难再藉由半球状硅晶粒层的生长，进一步增大电容，这可能是由于第一半球状硅晶粒层的微晶成长足够大时，相邻近的微晶表面会互相吸附，造成表面积的减少。
因此，在本发明的优选实施例中，为了进一步增大电容，藉由干扰第一半球状硅晶粒层的生长，再以和第一半球状晶粒层生长的相似方法，重新生长第二半球状硅晶粒层。而第二半球状硅晶粒层的生长完全独立于第一半球状硅晶粒层的生长。因此，第二半球状硅晶粒层的生长并不会对第一半球状硅晶粒层微晶的生长有所贡献，而会在电极表面上生长新的晶粒，包括在第一半球状硅晶粒层的晶粒表面上生长新的晶粒。图3示出了第二半球状硅晶粒层形成多个不同的半球状硅晶粒46。第二半球状硅晶粒层也可能在多晶硅层40表面上新的位置长晶，生长晶粒48。在第二半球状硅晶粒层所生成的晶粒最好比第一层的晶粒小，所以生成第二层所用的时间要比生成第一层所用的时间短。干扰半球状硅晶粒层的生长后，再重新开始另外独立的半球状硅晶粒层生长，这样的工艺过程可以重复数次，所以在已存在的第二半球状硅晶粒层上，可以再生长独立的第三、第四层。
用某些方法干扰第一半球状硅晶粒层的沉积，对本发明是相当重要的。这样才可使得一直在半球状硅晶粒沉积环境中的电容器电极，会生长新的第二层硅晶粒，而不是持续第一半球状硅晶粒层生长。有一些不同的技术，可以用来干扰第一半球状硅晶粒层的生长。例如，可以让电容器电极留在沉积反应室内，而停止供应到沉积反应室的反应气体(如SiH4)，经一段足够的时间，可能是三十分钟后，重新引入的反应气体，将会在新的长晶核上重新生长。一般的低压化学气相沉积系统，操作压力大约是10-4Torr.，在此压力下，已足够让污染物聚集在已沉积的半球状硅晶粒上，在生长工艺过程重新开始时，抑制晶粒的生长。如果是将电容器电极冷却再重新加热至半球状硅晶粒层沉积温度，而不是等待一段时间，也可以达到相似的工艺过程。也可以将电容器电极加热，使沉积工艺过程倾向多晶硅沉积而干扰半球状硅晶粒的沉积，而后再冷却到半球状硅晶粒的沉积温度，重新开始半球状硅晶粒的沉积。
另一种干扰第一半球状硅晶粒层生长的技术，是在第一层的半球状硅晶粒表面上，沉积一层数埃厚的中止物，因此第二半球状硅晶粒层在这层中止物上生长。最适合且容易形成的中止物是非晶硅层。非晶硅层厚度从数埃到200埃，可以在沉积半球状硅晶粒的同一种低压化学气相沉积系统中进行。将电容器电极的温度暂时降低到550℃或者更低的温度，就可以在电极上沉积出所要的非晶硅。
在适当地干扰第一半球状硅晶粒层的生长之后，在电容器电极的表面上，生成一层或更多层外加的半球状硅晶粒，最好能在已生成的层上形成较小的晶粒。在图4中显示出，在第一半球状硅晶粒层的晶粒42以及多晶硅层40所露出的部分上，有一层很薄的非晶硅层50形成。而后再形成第二半球状硅晶粒层，其中晶粒52在第一半球状硅晶粒层的晶粒42上的非晶硅层50上生成，而晶粒54在多晶硅层40上的非晶硅层50上生成。可以从硅晶粒层表面或者是由下方的多晶硅层40，利用离子注入法和退火工艺或者热扩散工艺，在沉积的同时进行掺杂，当电容器电极上形成所有的表面形状之后，半球状硅晶粒层也完成掺杂。如果多晶硅层40没有事先掺杂杂质，可在此时进行掺杂，例如以离子注入法。此外，如果结构中包括有非晶硅层50，则非晶硅层可和半球状硅晶粒层同时进行掺杂。后面的工艺过程包括，如果没有事先对电极构图，可以在此时构图，在电容器的下电极上形成一电介质层，然后形成电容器的上电极。在下面会提供与本工艺特点相关的进一步的讨论，但首先描述本发明的另一个特点。
本发明的另一特点，在于一种干扰第一半球状硅晶粒层的方法，其方法包括在第一半球状硅晶粒层沉积后，对图2中半球状硅晶粒/多晶硅结构的表面进行蚀刻。该蚀刻最好是利用各向异性蚀刻的方式，至于对半球状硅晶粒42及多硅晶层40，则可以具有选择性，也可以不具有选择性。如果该蚀刻不是具有选择性的，则蚀刻仅是将半球状硅晶粒42的形状复制到多晶硅层40上。或者，也可以对多晶硅层40进行掺杂，但却不对半球状硅晶粒42进行掺杂，这样就可以利用对所掺杂质具有选择性的蚀刻剂，选择性地蚀刻图2中的结构。在该过程中，半球状硅晶粒42被当作蚀刻工艺中的掩模，而在多晶硅层露出的区域的蚀刻速率会比在半球状硅晶粒的蚀刻速率快。该蚀刻过程的结果，会在电极的表面留下凹凸不平的表面，其凹凸的程度比在多晶硅层上的半球状硅晶粒层还大，如图2所示。
对于选择性蚀刻工艺，可以采用适合的反应离子蚀刻机(reactive ionetcher)，如Applied Materials Corporation所制造的P5000型磁场增强式反应离子蚀刻机(magnetically enhanced reactive ion etcher)。反应气体中包括氯(Cl2)及溴化氢(HBr)，并控制Cl2/HBr的流量比为70sccm/30sccm，而总压力为60mTorr，输入功率300W。这些条件只是其中典型的例子，也可以在其他的条件下进行。在这些条件下，掺杂多晶硅与未掺杂半球状硅晶粒的选择性蚀刻速率比大约是2∶1。蚀刻过程在掺杂多晶硅层40的表面上，留下凸起60和凹陷62(图5)。而后在蚀刻过的多晶硅层40表面上生成第二半球状硅晶粒层64，并同时对半球状硅晶粒层64进行掺杂。后面的工艺过程包括，如果没有事先对电极构图，可在此时构图，在电容器的下电极上形成一介电层，然后形成电容器的上电极。
在图3至图5所示构造的表面上，镀上一层薄的介电层，并在此介电层上沉积一导电层，便在不平的多晶硅层及上层导电层间形成高电容耦合。第二层多晶硅最好是重掺杂的N型多晶硅，从而形成图1所示的电容器结构。在该结构中，介电层的厚度要比表面粗糙程度薄。就图示的各层而言，在有1000埃厚的表面结构中，介电层的厚度最好小于80埃。同时所形成的介电层，其电介质最好具有较高的介电常数。要形成适合的介电层，可以利用化学气相沉积法，在半球状硅晶粒层的表面上沉积一氮化硅层，然后在氮化硅层上生长一层薄的氧化层。这种“NO”(氮化硅-氧化硅)层有时会在一氧化层上形成，例如覆盖在不平多晶硅层表面上的原始氧化层，所以实际介电薄膜是“ONO”的结构。根据Rosato等在J.Electrochem.Soc.，Vol.139，No.12，Pages 3678-82(Dec.1992)中所发表的“Ultra-High CapacitanceNitride Films Utilizing Surface Passivation on Rugged Polysilicon，”文章中，可形成约40埃厚的“ONO”结构。在使用化学气相沉积法沉积氮化物之前，本发明也对Rosato文章中的做法加以参考，包括考虑在不平的多晶硅及原始氧化层的护层表面上，所形成ONO结构的介电层。也可以用五氧化二钽(tantalum pentoxide)或其他高介电常数物质的薄膜，作为覆盖在不平多晶硅表面上的介电层，作为电容器中的电介质。
在此所描述的不平多晶硅的形成方法，尽管引用例如图1中所示动态随机存储体结构的电容器作为参考，但是也可以用在其他的结构上。例如，不平的硅层也可以用在其他的电容器结构上，包括用在不同堆叠存储体结构的鳍状结构。此外，根据本发明优选实施例的不平硅层，也可以用在EEPROM或快闪存储体的浮置栅表面。和大多数现有的快闪存储体元件结构相比，利用不平的多晶硅表面和在多晶硅浮置栅与多晶硅化金属控制栅间的一层薄ONO介电层，可以使得在浮置栅与控制栅间的耦合，得到大大的改进。
虽然以上已结合附图公开了本发明的优选例，但是并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出一些更动与润饰，因此本发明的保护范围应当由后附的权利要求
书来限定。
权利要求
1.一种半导体元件的制造方法，包括提供一多晶硅层，覆盖一硅基底或在该硅基底上方；在该多晶硅层上，提供一第一半球状硅晶粒层；以及在该第一半球状硅晶粒层上沉积一第二半球状硅晶粒层，其中该第一半球状硅晶粒层包括多个第一半球状硅晶粒，该第二半球状硅晶粒层包括多个第二半球状硅晶粒，使得第二半球状硅晶粒能在第一半球状硅晶粒上生长。
2.如权利要求
1所述的方法，其中该第一半球状硅晶粒层是以化学气相沉积法在该多晶硅层上生长的。
3.如权利要求
2所述的方法，其中该多晶硅层为一掺杂多晶硅层。
4.如权利要求
2所述的方法，其中该第二半球状硅晶粒层是以化学气相沉积法生长的，并且在该多晶硅层长完后直接在同一系统中生长或者在不同系统中生长。
5.如权利要求
4所述的方法，其中在沉积该第二半球状硅晶粒层之前，还包括利用将该多晶硅层冷却或加热的步骤，以干扰该第一半球状硅晶粒层的沉积。
6.如权利要求
4所述的方法，其中还包括停止该第一半球状硅晶粒层的沉积工艺过程一段时间，以干扰该第一半球状硅晶粒层的沉积。
7.如权利要求
2所述的方法，其中该第二半球状硅晶粒层的沉积，是利用重新开始半球状硅晶粒层的化学气相沉积，使得该第二半球状硅晶粒层独立于该第一半球状硅晶粒层。
8.如权利要求
1所述的方法，其中该第一及第二半球状硅晶粒层是以化学气相沉积生成的，反应温度低于600℃。
9.如权利要求
1所述的方法，还包括如下步骤对该沉积基底构图；在该第二半球状硅晶粒层上形成一介电层；以及在该介电层上沉积一导电层。
10.如权利要求
9所述的方法，在该第二半球状硅晶粒层沉积步骤之前，还包括一蚀刻该第一半球状硅晶粒层的步骤。
11.如权利要求
10所述的方法，其中该蚀刻步骤将该第一半球状硅晶粒层蚀刻成沟槽状或一直持续到该第一半球状硅晶粒层除去。
12.如权利要求
9所述的方法，其中该沉积基底包括掺杂的硅，该方法还包括以选择性蚀刻，蚀刻该第一半球状硅晶粒层的步骤，掺杂多晶硅的蚀刻速率比未掺杂的硅快，其中该第二半球状硅晶粒层在蚀刻步骤后开始沉积。
13.如权利要求
12所述的方法，其中该第一半球状硅晶粒层沉积在该沉积基底上，其中蚀刻到该沉积基底内的深度，至少要和该第一半球状多晶硅粒层的厚度相同。
14.如权利要求
9所述的方法，其中还包括在该第二半球状硅晶粒层上，形成一介电层；在该介电层上，形成一掺杂多晶硅层；以及对该掺杂多晶硅层构图，以作为一电容器的一上电极。
15.如权利要求
14所述的方法，其中提供该掺杂多晶硅层的步骤中，包括在该掺杂多晶硅层侧向蚀刻出一电极结构。
16.如权利要求
9所述的方法，其中该第一和该第二半球状硅晶粒层的沉积温度在550℃到595℃之间。
17.如权利要求
9所述的方法，其中还包括在该第一半球状硅晶粒层表面上沉积一非晶硅层的步骤，其中该第二半球状硅晶粒层沉积在该非晶硅层上。
18.如权利要求
1所述的方法，其中所述第二半球状硅晶粒的生长独立于该第一半球状硅晶粒的生长，并且该方法还包括如下步骤对该沉积基底构图；在该第二半球状硅晶粒层上形成一介电层；在该介电层上沉积一导电层。
19.如权利要求
18所述的方法，其中生成该第一半球状硅晶粒层的方法，是利用化学气相沉积法，而其中该沉积基底为一掺杂的多晶硅层。
20.如权利要求
19所述的方法，其中该第二半球状硅晶粒层是利用一与沉积该第一半球状硅晶粒层相同的沉积系统，并且以化学气相沉积法沉积。
专利摘要
一种半导体元件的制造方法，包括提供一多晶硅层，覆盖一硅基底或在该硅基底上方；在该多晶硅层上，提供一第一半球状硅晶粒层；以及在该第一半球状硅晶粒层上沉积一第二半球状硅晶粒层，其中该第一半球状硅晶粒层包括多个第一半球状硅晶粒，该第二半球状硅晶粒层包括多个第二半球状硅晶粒，使得第二半球状硅晶粒能在第一半球状硅晶粒上生长。
文档编号H01L21/283GKCN1057639SQ97110282
公开日2000年10月18日 申请日期1997年4月10日
发明者游萃蓉, 卢火铁, 孙世伟 申请人:联华电子股份有限公司导出引文BiBTeX, EndNote, RefMan专利引用 (1),