案11彼此会产生位置偏移。图18是表示在第I切断线的切断面中沿层叠方向进行排列的导电图案彼此产生位置偏移的状态的剖视图。在图18中，仅图示了相当于两个芯片的部分。
[0082]如图18所示，在第I切断线30的各切断面中，在层叠方向上排列的第I导电图案11彼此产生位置偏移的情况下，按照如下的方法来确定第3切断线51、52的位置:S卩，使第3切断线51、52通过在第I方向上相邻的成对的第I导电图案11中最为彼此接近的第I导电图案11彼此的中间位置。
[0083]在此情况下，使第3切断线51、52通过在第I方向上相邻的第I导电图案11中最为彼此接近的第I导电图案11相互之间的间隔2Gmin的中间位置，沿所述第3切断线51、52切断中间块，从而在位于图18中的左侧的芯片中，第I方向上的一侧的第I导电图案11的端部与第3切断线51、52之间的间隔即第I间隙Glc;成为间隔Gmin，在位于图18中的右侧的芯片中，第I方向上的另一侧的第I导电图案11的端部与第3切断线51、52之间的间隔即第2间隙G2e成为间隔Gmin。
[0084]图19是表示本发明的一个实施方式及变形例所涉及的电子元器件的制造方法的结构的流程图。如图19所示，本实施方式及变形例所涉及的电子元器件的制造方法包括:准备由成为基体110的多个陶瓷生片10进行层叠而构成的母块的工序(S100);在第I方向上切断母块而分割成多个中间块、以使在内部电极中与外部电极相连接的部分露出至切断面的工序(SllO);从多个中间块中一个一个地取出中间块的工序(S120);以及对于所取出的各中间块、在与第I方向交叉的第2方向上切断中间块、以使露出至切断面的内部电极在第I方向上位于成为基体的部分的中央的工序(S130)。
[0085]通过上述的工序使芯片单片化，能确保第I间隙Gle及第2间隙G2。大致均等。其结果是，能抑制电子元器件100的耐水性的下降。因此，能抑制电绝缘性因水分进入层叠陶瓷电容器内而下降，从而导致品质变差。
[0086]另外，如上所述，对单片化后的芯片进行加热，使发泡粘接片材20进行发泡来使粘接性下降，能各易地将发泡粘接片材20从芯片剥尚。
[0087]接下来，对剥离了发泡粘接片材20的芯片进行滚筒抛光，从而对芯片的角部进行倒圆角。不过，未必一定要进行滚筒抛光。然后，将芯片进行烧制来使其固化，从而制成基体110。烧制温度可以根据陶瓷材料及导电材料的种类适当进行设定，例如，设定在900°C以上1300°C以下的范围内。
[0088]接下来，将以Ni为主要成分的导电性糊料涂布在基体110的长边方向的两个端部，例如在700°C左右的温度下进行加热，从而将导电性糊料烧结在基体110上来形成内侧外部电极。另外，也可以将导电性糊料涂布在芯片上之后进行烧制，从而同时形成基体110和内侧外部电极。
[0089]然后，通过电镀，在内侧外部电极上形成由Sn构成的外侧外部电极。具体而言，利用滚筒镀敷法来设置外侧外部电极。使收容有多个设有内侧外部电极的基体110的滚筒在浸溃在镀敷槽内的镀敷液中的状态下一边旋转一边通电，从而在内侧外部电极上设置外侧外部电极。
[0090]通过上述工序，能制成电子元器件100。根据本实施方式及变形例所涉及的电子元器件的制造方法，能在从母块切出的多个芯片的各个芯片中降低内部导体的位置偏移。
[0091]以下，在比较例及本实施方式所涉及的电子元器件的制造方法中，对将块的变形量及芯片的间隙量进行比较的实验例进行说明。
[0092](实验例) 在块的变形量中，对母块、将母块一分为二所制成的中间块、以及将母块一分为三所制成的中间块的、各个块的25个部位进行了测定。
[0093]图20是对块的变形量进行比较的曲线图。在图20中，纵轴表示块的变形量，横轴表示块的种类。此外，在图20中，用误差棒表示测定结果的范围，用柱状图表示测定结果的平均值。
[0094]另外，块的变形量相当于图10的距离S1的值。即，块的变形量是测定以下的距离所得到的值:该距离是将位于各块的Y方向的两端的功能区域13的中心点13x相互连接的直线Lx与位于各块的Y方向的中央的功能区域13的中心点13x之间的距离。
[0095]如图20所示，母块的变形量的平均值为42 μ m，与此不同的是，将同样制成的母块一分为二制成的中间块的变形量的平均值为19 μ m，将同样制成的母块一分为三制成的中间块的变形量的平均值为12 μ m。由该结果确认了母块的分割数越多中间块的变形量越下降。
[0096]对于芯片的间隙量，对从母块、将母块一分为二所制成的中间块、以及以使芯片在第I方向上排成一列的方式分割母块所制成的中间块的、各个块切出的25个芯片进行了测定。
[0097]对母块以及将母块一分为二制成的中间块中位于Y方向的中央的25个芯片测定了图12的第I间隙Glb和第2间隙G2b。对以在第I方向上使芯片排成一列的方式分割母块所制成的中间块中的25个芯片测定了图17的第I间隙Glc;和第2间隙G2。。
[0098]图21是表示位于母块的Y方向的中央的芯片的第I间隙及第2间隙的测定值的曲线图。图22是表示位于将母块一分为二所制成的中间块的Y方向的中央的芯片的第I间隙及第2间隙的测定值的曲线图。图23是表示以在第I方向上使芯片排成一列的方式分割母块所制成的中间块的芯片的第I间隙及第2间隙的测定值的曲线图。在图21?图23中，纵轴表不间隙量,横轴表不芯片编号。
[0099]如图21?图23所示，确认了母块的分割数越多，越能稳定地确保各芯片的间隙量。尤其是，在从以在第I方向上使芯片排成一列的方式分割母块所制成的中间块切出的芯片中，各芯片的第I间隙Gk和第2间隙G2。大致相同并且保持稳定。
[0100]对本发明的实施方式进行了说明，但在此公开的实施方式应视作在所有方面均为例示而并非限制。本发明的范围由权利要求的范围来表示，本发明的范围还包括与权利要求的范围等同的意思及范围内的所有变更。
【主权项】
1.一种电子元器件的制造方法，该电子元器件的制造方法用于制造电子元器件，所述电子元器件包括:基体，该基体埋设有内部导体；以及外部电极，该外部电极设置在该基体的表面上，并与所述内部导体进行电连接，所述电子元器件的制造方法的特征在于，包括: 准备由成为所述基体的多个陶瓷生片进行层叠而构成的第I块的工序； 在第I方向上切断所述第I块来将其分割成多个第2块、以使所述内部导体中与所述外部电极相连接的部分露出至切断面的工序；以及 在与所述第I方向交叉的第2方向上将多个所述第2块分别进行切断、以使露出至两个所述切断面的所述内部导体在所述第I方向上位于成为各所述基体的部分的中央、并使所述内部导体不露出至切断面的工序。
2.如权利要求1所述的电子元器件的制造方法，其特征在于， 切断所述第I块而分割成多个所述第2块的工序包含以下工序:S卩，以在所述第I方向上使成为所述基体的部分在所述第2块上排成一列的方式将所述第I块进行切断的工序， 在所述第2方向上将多个所述第2块分别进行切断的工序包含以下工序:S卩，在所述第2方向上进行切断的工序中使成为所述基体的部分单片化的工序。
3.如权利要求1所述的电子元器件的制造方法，其特征在于， 切断所述第I块而分割成多个所述第2块的工序包含以下工序:即，以在所述第I方向上使成为所述基体的部分在所述第2块上排成多列的方式将所述第I块进行切断的工序， 在所述第2方向上将多个所述第2块分别进行切断的工序包含以下工序:S卩，在所述第I方向及所述第2方向上将多个所述第2块分别进行切断、从而使成为所述基体的部分单片化的工序。
【专利摘要】电子元器件的制造方法包括：准备将成为基体的多个陶瓷生片(10)进行层叠而构成的第1块的工序；在第1方向上切断第1块来分割成多个第2块、以使内部导体中与外部电极相连接的部分露出至切断面的工序；以及在与第1方向交叉的第2方向上对多个第2块分别进行切断、以使露出至两个切断面的内部导体在第1方向上位于成为各基体的部分的中央的工序。
【IPC分类】H01G4-12, H01G4-30, H01G4-005
【公开号】CN104576054
【申请号】CN201410578768
【发明人】坪川健钢
【申请人】株式会社村田制作所
【公开日】2015年4月29日
【申请日】2014年10月24日
【公告号】US20150113780