的工序:
Ca)在所述工序(b)之前，通过光刻形成抗蚀剂膜，通过离子注入在所述半导体衬底内形成第一阱(12)的工序，所述抗蚀剂膜在所述半导体衬底上的形成所述第一耐压MOSFET的区域具有开口；
(j)在所述工序(i)之后且在所述工序(m)之前，在形成所述非易失性存储器用FET的区域(44)通过离子注入形成第三阱(15)的工序。
[0052]由此，能够利用通过工序(i)形成的开口部通过离子注入形成非易失性存储器用FET的阱(第三阱、15)，与形成第一耐压、第二耐压的通常M0SFET51?53的阱区域的工序(a)同样地，与在工序(b)之前进行非易失性存储器用FET (54)的阱形成的情况相比，能够减少光刻工序的数量。
[0053]〔 5〕< MONOS型FET用的沟道形成前的抗蚀剂除去>
在项4的半导体装置的制造方法中，所述工序(i)是形成第一抗蚀剂膜(92)、通过蚀刻使所述半导体衬底的半导体表面露出的工序，所述第一抗蚀剂膜(92)在形成所述非易失性存储器用FET的区域(44)具有开口，所述半导体装置的制造方法还包括以下的工序:
(k)在所述工序(j)之后且在所述工序(m)之前，除去所述第一抗蚀剂膜的工序；
(I)在所述工序(k)之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域注入杂质离子的工序。
[0054]由此，能够抑制MONOS型FET (54)的特性偏差。关于其机制，在实施方式2中进行详述。
[0055]〔 6 ) <来自两个倾斜方向的沟道离子注入>
在项I至项3中的任一项所述的半导体装置的制造方法中，还包括以下的工序:
(Π )在所述工序(e )之后，在所述第一栅极电极膜上对CMP阻挡膜(29 )进行成膜的工序;
(f2)在所述工序(fl)之后，在将多个所述非易失性存储器用FET和多个所述第一耐压MOSFET分别彼此分离的元件分离区域(30)形成元件分离槽的工序；
(f3)在所述工序(f2)之后，填补所述元件分离槽，进一步在所述半导体衬底的整个表面对绝缘膜进行成膜的工序；
(f4)在所述工序(f3)之后，通过化学机械抛光(CMP:Chemical Mechanical Polish)对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序；
(f5)在所述工序(f4)之后且在所述工序(i )之前，选择性地除去所述CMP阻挡膜的工序； (j)在所述工序(i)之后，在形成所述非易失性存储器用FET的区域通过离子注入形成第三阱(15)的工序；
(I)在所述工序(j )之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域(16、17)注入杂质离子的工序，
在此，所述工序(I)的离子注入包括:从与形成于在所述工序(i )中形成的所述开口的所述非易失性存储器用FET (54)的沟道长度(L)方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜规定的第一角度(Θ I)的方向对杂质进行离子注入的工序，以及，从与所述沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜与所述第一角度相反的规定的第二角度(Θ 2)的方向对杂质进行离子注入的工序。
[0056]由此，能够改善非易失性存储器的写入裕度。工序(Π)?(f5)是形成元件分离用的STI (Shallow Trench Isolat1n:浅沟槽隔离)的工序。通过该工序，STI的绝缘层
(30)形成得比半导体衬底(10)的半导体层的表面高。构成非易失性存储器的MONOS型FET
(54)形成在被STI包围的区域，栅极电极(64)在沟道宽度(W)方向上从一个STI横跨另一个STI而形成，夹着所述栅极电极形成源极区域和漏极区域。与此相对地，通过进行在后述的实施方式4中详述的来自两个倾斜方向的沟道离子注入，从而成为形成得比半导体衬底的半导体层的表面高的STI的绝缘层的阴影的STI的侧壁附近能够比中央部分减少剂量。由此，能够调整对与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，非易失性存储器的写入裕度被改善。
[0057]〔 7〕<维持STI阶梯差的选择蚀刻>
在项6的半导体装置的制造方法中，所述第一栅极电极膜是多晶硅膜，所述工序(f3)中的绝缘膜是氧化硅膜，所述工序(i )包括对多晶硅的蚀刻速度比对氧化硅膜的蚀刻速度高的蚀刻工序。
[0058]由此，能够减少通过所述工序(fl)?(f5)而使STI绝缘层形成得比半导体衬底的半导体层的表面高的阶梯差在所述工序(i)中被不期望地削去的量，能够稳定地形成项6的两个倾斜离子注入中的阴影的区域的大小。
[0059]〔 8 ) <两个倾斜离子注入的角度?45° >
在项6的半导体装置的制造方法中，所述第一角度(Θ I)和所述第二角度(Θ 2)分别是大致 45。(Θ1~-Θ2~45。)。
[0060]由此，在项6的两个倾斜沟道离子注入中，不会使射程不期望地变浅，能够稳定地控制阴影的区域的大小。
[0061]〔 9 ) <第一栅极电极膜的防氧化>
在项I至项3中的任一项所述的半导体装置的制造方法中，所述第一栅极电极膜是被添加了杂质的多晶硅膜，所述第一势皇膜是氧化硅膜，所述半导体装置的制造方法还包括以下的工序:
(h )在所述工序(e )之后且在所述工序(i )之前，在所述第一势皇膜上对防氧化膜(34 )进行成膜的工序。
[0062]由此，能够抑制P沟道侧的第二耐压MOSFET (例如，低耐压(LV) M0SFET、53)的阈值电压的偏差。关于其机制，在后述的实施方式3中进行详述。
[0063]〔 10 ) <防氧化膜是氮化硅膜> 在项9的半导体装置的制造方法中，所述防氧化膜是氮化硅膜。
[0064]由此，在使所述电荷积蓄膜为氮化硅膜来形成ONO膜的情况下，能够在后面的工序中通过同一蚀刻工序除去ONO膜和作为氮化硅膜的防氧化膜。
[0065]〔 11〕<在第一栅极电极膜为双层多的情况下的防氧化膜>
在项I至项3中的任一项所述的半导体装置的制造方法中，所述第一栅极电极膜是被添加了杂质的多晶硅膜，所述第一势皇膜是氧化硅膜，所述半导体装置的制造方法还包括以下的工序:
(fl)在所述工序(e)之后，在所述第一栅极电极膜上对CMP阻挡膜(29)进行成膜的工序;
(f2)在所述工序(fl)之后，在将多个所述非易失性存储器用FET和多个所述第一耐压MOSFET分别彼此分离的元件分离区域(30)形成元件分离槽的工序；
(f3)在所述工序(f2)之后，填补所述元件分离槽，进一步在所述半导体衬底的整个表面对绝缘膜进行成膜的工序；
(f4 )在所述工序(f3 )之后，通过化学机械抛光(CMP )对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序；
(f5)在所述工序(f4)之后，选择性地除去所述CMP阻挡膜的工序；
(g)在所述工序(f5)之后，在所述半导体衬底的整个面形成被添加了杂质的多晶硅膜
(32)的工序；
(h)在所述工序(g)之后且在所述工序(i)之前，在所述多晶硅膜(32)上对防氧化膜
(34)进行成膜的工序。
[0066]由此，在采用在STI形成后进一步形成第一栅极电极膜的上层的多晶硅膜(32)的所谓双层多的栅极电极的情况下，也能够与项9同样地形成防氧化膜(34)来抑制P沟道侧的第二耐压MOSFET (例如，低耐压(LV)M0SFET、53)的阈值电压的偏差。
[0067]〔 12〕<在第一栅极电极膜为双层多的情况下的防氧化膜+两个倾斜离子注入>
在项11的半导体装置的制造方法中，还包括以下的工序:
(j)在所述工序(i)之后，在形成所述非易失性存储器用FET的区域通过离子注入形成第三阱的工序；
(I)在所述工序(j )之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域注入杂质离子的工序，
在此，所述工序(I)的离子注入包括:从与形成于在所述工序(i )中形成的所述开口的所述非易失性存储器用FET的沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜规定的第一角度(Θ I)的方向对杂质进行离子注入的工序，以及，从与所述沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜与所述第一角度相反的规定的第二角度(Θ 2)的方向对杂质进行离子注入的工序。
[0068]由此，能够进一步追加与项6同样的两个倾斜离子注入工序，能够改善非易失性存储器的写入裕度。
[0069]〔 13〕< MONOS型FET的栅极电极膜厚的薄膜化>
在项I至项12中的任一项所述的半导体装置的制造方法中，所述第二栅极电极膜比所述第一栅极电极膜薄。
[0070]由此，在从此以后的用于进行MOSFET (51?53)的栅极电极(61?63)的构图的光刻工序中，能够减少MONOS型FET (54)的栅极电极(64)由于蚀刻而受到损伤的问题。第二栅极电极膜(33)的膜厚相当于MONOS型FET (54)的栅极电极(64)的高度。在其高的情况下，通过上述光刻形成的抗蚀剂膜(94)的膜厚在该栅极电极上变薄，在构图用的蚀刻的过程中消失，要作为栅极电极(64)而残留的栅极电极膜(33)露出而暴露在蚀刻中，产生有可能受到蚀刻损伤的问题。
[0071]〔 14〕<防止对MONOS型FET的栅极电极的蚀刻损伤>
在项13的半导体装置的制造方法中，还包括以下的工序:
(ο)在所述工序(η)之后，对所述非易失性存储器用FET的栅极电极(64)进行构图的工序；
(P)在所述工序(ο)之后，通过光刻，在所述非易失性存储器用FET的区域(44)和所述第一耐压MOSFET的形成栅极电极(61)的区域形成抗蚀剂膜(94)的工序；
(q)在所述工序(P)之后，对未被在所述工序(P)中形成的所述抗蚀剂膜覆盖的所述第一栅极电极膜进行蚀刻的工序，
在此，以使在所述工序(P)中形成的所述抗蚀剂膜(94)的在所述非易失性存储器用FET的栅极电极(64)上的膜厚成为不会由于所述工序(q)的蚀刻工序而消失的膜厚的方式，规定将所述非易失性存储器用FET (54)的栅极电极(64)的宽度设为L、将间隔设为S、将高度设为H时的S/L与Η/L的积的值。
[0072]由此，能够抑制对MOSFET (53)的栅极电极(63)进行构图的蚀刻工序中的对MONOS型FET (54)的栅极电极(64)的蚀刻损伤。关于其机制，在后述的实施方式5中进行详述。
[0073]2.实施方式的细节
进一步对实施方式进行详述。
[0074]〔实施方式I〕
引用图1至图20来对半导体装置I的制造方法进行说明，所述半导体装置I包括:用于构成非易失性存储器的在栅极绝缘膜内具有电荷积蓄膜的MONOS型FET54 ;以及用于构成逻辑电路、存储器电路、模拟电路等的高耐压、中耐压、低耐压这3种M0SFET51?53。
[0075]图1是本实施方式I的制造方法的中途(N型阱11、P型阱12?14、P型沟道16、高耐压(HV)MOSFEt用LDD19_1形成工序之后)的半导体装置I的示意性剖面图。示出了 MONOS型FET形成区域44、低耐压(LV:Low Voltage) MOSFET形成区域43、中耐压(MV !MiddleVoltage) MOSFET形成区域42、以及高耐压(HV:High Voltage) MOSFET形成区域41。虽然分别仅示出了形成N沟道FET的工序，但是，也可以通过追加形成相反的导电型的半导体区域的工序来形成 P 沟道 FET 而成为 CMOS (Complementally Metal Oxide Semiconductor:互补金属氧化物半导体)FET。此外，也可以仅形成P沟道FET。
[0076]首先，从例如P型硅等的半导体衬底10 (以下，简称为衬底10)的表面通过离子注入来导入磷(P)、砷(As)等施主杂质，由此形成N型阱11。接着，通过光刻技术在各区域41?44依次形成抗蚀剂膜的开口，通过离子注入将硼(B)等受主杂质导入到比N型阱11浅的区域，由此在形成的开口依次形成P型阱12?14。在进一步形成P沟道FET的情况下(未图示)，在N型阱11内或P型阱12?14内进一步形成N型阱。
[0077]接着，在衬底10的整个面的表面附近通过离子注入形成P型沟道16。是调整所形成的N沟道FET的沟道区域的杂质浓度的离子注入，调整N沟道FET的阈值电压。在此，衬底10的整个面意味着形成N沟道FET的区域的整个面，在存在形成P沟道FET区域的情况下，利用光刻技术在每个区域依次形成沟道区域。
[0078]接着，在HVMOSFET形成区域41内形成低浓度扩散层(LDD !Lightly Doped Drain，轻掺杂漏极)19_1。HVMOS用LDD19能够作为用于缓和HVM0