序而消失的膜厚的方式规定S/L与Η/L的积的方法进一步详细地进行说明。
[0159]图27是示出制造方法的中途(用于对MOSFET用的栅极电极61?63进行构图的光刻工序之后)的MONOS型FET54的多个栅极电极的构造的半导体装置I的示意性剖面图。因为是与图18相同的制造方法的中途阶段，所以省略针对与图18相同的结构要素的说明。在被STI30夹持着两侧的I个MONOS型FET形成区域44内形成有多个MONOS型FET54的栅极电极64。将栅极电极64的宽度设为L (Line)，将间隔设为S (Space)，将高度设为H(Height)。
[0160]图28是示出关于MONOS型FET54的栅极电极的间隔/宽度(Space/Line)比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取Space/Line比，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在Space/Line=l时，抗蚀剂膜厚为240nm，随着Space/Line比增加而减少。
[0161]图29是示出关于MONOS型FET54的栅极电极的高度/宽度(Height/Line)比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取Height/Line比，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在Height/Line=0.5时，抗蚀剂膜厚为265nm，随着Height/Line比增加而减少。
[0162]图30是示出关于MONOS型FET54的栅极电极的间隔/宽度X高度/宽度(S/LXH/L)的值与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取作为Space/Line比与Height/Line比的积的间隔/宽度X高度/宽度(S/LXH/L)的值，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在S/LXH/L=1时，抗蚀剂膜厚为240nm，随着S/LXH/L值增加而减少。以使栅极电极64上的抗蚀剂膜94的膜厚成为不会由于上述工序(q)的蚀刻工序而消失的膜厚的方式规定适当的S/LXH/L值。例如，在抗蚀剂膜94的膜厚为200nm时，S/LXH/L值抑制成比2小的值。
[0163]在此，宽度L (Line)和间隔S (Space)通常以使由MONOS型FET54构成的非易失性存储器的存储单元的面积为最小的方式进行最优化，因此，优选以使栅极电极64的高度H (Height)变低的方式、即以使第二栅极电极膜33的膜厚比MOSFET的第一栅极电极膜31和多晶硅膜32的膜厚薄的方式进行设定。
[0164]由此，能够抑制在对MOSFET的栅极电极进行构图的蚀刻工序中的对MONOS型FET的栅极电极的蚀刻损伤。
[0165]本实施方式5能够广泛地应用于形成MONOS型FET54的栅极电极64并进行构图、之后对M0SFET51?53的栅极电极61?63进行构图的半导体装置的制造方法，以上对为了将本实施方式5应用于实施方式I而关联的各工序进行了叙述。关于其它的各工序，在实施方式I中说明的制造方法就是一个例子，本实施方式5不限定于此。
[0166]以上，虽然基于实施方式I?5对由本发明者完成的发明具体地进行了说明，但是本发明不限定于此，显然，在不偏离其主旨的范围内能够进行各种变更。
[0167]例如，虽然示出了对实施方式I应用全部实施方式2?5的例子，但是，也可以省略其中的一部分实施方式的应用。
[0168]附图标记的说明I半导体装置
10半导体衬底(例如娃衬底)
11 N型阱12?15 P型阱
16P型沟道
17MONOS型FET用沟道18源极/漏极扩散层19低浓度扩散层
20电荷积蓄3层膜(0N0膜)
21第一势皇膜(S1J莫)
22电荷积蓄膜(SiN膜)
23第二势皇膜(S1J莫)
24低耐压(LV) MOSFET用栅极绝缘膜25中耐压(MV) MOSFET用栅极绝缘膜26高耐压(HV) MOSFET用栅极绝缘膜29 CMP阻挡膜(氮化硅膜)
30元件分离区域(STI)
31?33栅极电极层(多晶硅膜)
34防氧化膜(氮化硅膜)
35氧化硅膜
41低耐压(LV) MOSFET形成区域42中耐压(MV) MOSFET形成区域43高耐压(HV) MOSFET形成区域44 MONOS型FET形成区域45形成MONOS型FET54的区域
51低耐压(LV) MOSFET
52中耐压(MV) MOSFET
53高耐压(HV) MOSFET
54MONOS 型 FET61?64栅极电极
65栅极侧壁绝缘膜(侧壁)
90?94抗蚀剂膜。
【主权项】
1.一种半导体装置的制造方法，所述半导体装置包括非易失性存储器用FET和第一耐压MOSFET，其中，所述半导体装置的制造方法包括以下的工序: (b)在半导体衬底上的形成所述第一耐压MOSFET的区域形成规定深度的槽的工序； (c)在所述工序(b)之后，通过热氧化在所述槽内形成第一氧化膜的工序； Ce)在所述工序(c)之后，在所述第一氧化膜上对第一栅极电极膜进行成膜的工序； (i)在所述工序(e)之后，在形成所述非易失性存储器用FET的区域中使所述半导体衬底的半导体表面露出的工序； (m)在所述工序(i )之后，通过依次沉积第一势皇膜、电荷积蓄膜、以及第二势皇膜而形成电荷积蓄3层膜的工序； (η)在所述工序(m)之后，在所述电荷积蓄3层膜上对第二栅极电极膜进行成膜的工序。
2.根据权利要求1所述的半导体装置的制造方法，其中，所述第一势皇膜和所述第二势皇膜分别是氧化硅膜，所述电荷积蓄膜是氮化硅膜或氮氧化硅膜。
3.根据权利要求1所述的半导体装置的制造方法，其中， 所述半导体装置还包括第二耐压M0SFET， 所述半导体装置的制造方法还包括以下的工序: Cd)在所述工序(c)之后且在所述工序(e)之前，通过热氧化形成第二氧化膜的工序。
4.根据权利要求1所述的半导体装置的制造方法，其中，还包括以下的工序: Ca)在所述工序(b)之前，通过光刻形成抗蚀剂膜，通过离子注入在所述半导体衬底内形成第一阱的工序，所述抗蚀剂膜在所述半导体衬底上的形成所述第一耐压MOSFET的区域具有开口； (j)在所述工序(i)之后且在所述工序(m)之前，在形成所述非易失性存储器用FET的区域通过离子注入形成第三阱的工序。
5.根据权利要求4所述的半导体装置的制造方法，其中， 所述工序(i)是形成第一抗蚀剂膜、通过蚀刻使所述半导体衬底的半导体表面露出的工序，所述第一抗蚀剂膜在形成所述非易失性存储器用FET的区域具有开口， 所述半导体装置的制造方法还包括以下的工序: (k)在所述工序(j)之后且在所述工序(m)之前，除去所述第一抗蚀剂的工序； (I)在所述工序(k)之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域注入杂质离子的工序。
6.根据权利要求1所述的半导体装置的制造方法，其中，还包括以下的工序: (Π)在所述工序(e)之后，在所述第一栅极电极膜上对CMP阻挡膜进行成膜的工序；(f2)在所述工序(fl)之后，在将多个所述非易失性存储器用FET和多个所述第一耐压MOSFET分别彼此分离的元件分离区域形成元件分离槽的工序； (f3)在所述工序(f2)之后，填补所述元件分离槽，进一步在所述半导体衬底的整个表面对绝缘膜进行成膜的工序； (f4)在所述工序(f3)之后，通过化学机械抛光(CMP:Chemical Mechanical Polish)对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序； (f5)在所述工序(f4)之后且在所述工序(i )之前，选择性地除去所述CMP阻挡膜的工 序; (j)在所述工序(i)之后，在形成所述非易失性存储器用FET的区域通过离子注入形成第三阱的工序； (I)在所述工序(j )之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域注入杂质离子的工序， 在此，所述工序(I)的离子注入包括:从与形成于在所述工序(i )中形成的所述开口的所述非易失性存储器用FET的沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜规定的第一角度的方向对杂质进行离子注入的工序，以及，从与所述沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜与所述第一角度相反的规定的第二角度的方向对杂质进行离子注入的工序。
7.根据权利要求6所述的半导体装置的制造方法，其中， 所述第一栅极电极膜是多晶硅膜， 所述工序(f3)中的绝缘膜是氧化硅膜， 所述工序(i )包括对多晶硅的蚀刻速度比对氧化硅的蚀刻速度高的蚀刻工序。
8.根据权利要求6所述的半导体装置的制造方法，其中，所述第一角度和所述第二角度分别是大致45°。
9.根据权利要求1所述的半导体装置的制造方法，其中， 所述第一栅极电极膜是被添加了杂质的多晶硅膜， 所述第一势皇膜是氧化硅膜， 所述半导体装置的制造方法还包括以下的工序: (h)在所述工序(e)之后且在所述工序(i )之前，在所述第一势皇膜上对防氧化膜进行成膜的工序。
10.根据权利要求9所述的半导体装置的制造方法，其中，所述防氧化膜是氮化硅膜。
11.根据权利要求1所述的半导体装置的制造方法，其中， 所述第一栅极电极膜是被添加了杂质的多晶硅膜， 所述第一势皇膜是氧化硅膜， 所述半导体装置的制造方法还包括以下的工序: (Π)在所述工序(e)之后，在所述第一栅极电极膜上对CMP阻挡膜进行成膜的工序；(f2)在所述工序(fl)之后，在将多个所述非易失性存储器用FET和多个所述第一耐压MOSFET分别彼此分离的元件分离区域形成元件分离槽的工序； (f3)在所述工序(f2)之后，填补所述元件分离槽，进一步在所述半导体衬底的整个表面对绝缘膜进行成膜的工序； (f4 )在所述工序(f3 )之后，通过化学机械抛光(CMP )对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序； (f5)在所述工序(f4)之后，选择性地除去所述CMP阻挡膜的工序； (g)在所述工序(f5)之后，在所述半导体衬底的整个面形成被添加了杂质的多晶硅膜的工序； (h)在所述工序(g)之后且在所述工序(i)之前，在所述多晶硅膜上对防氧化膜进行成膜的工序。
12.根据权利要求11所述的半导体装置的制造方法，其中，还包括以下的工序: (j)在所述工序(i)之后，在形成所述非易失性存储器用FET的区域通过离子注入形成第三阱的工序； (I)在所述工序(j )之后且在所述工序(m)之前，在所述半导体衬底内的比所述工序(j)的离子注入更浅的区域注入杂质离子的工序， 在此，所述工序(I)的离子注入包括:从与形成于在所述工序(i )中形成的所述开口的所述非易失性存储器用FET的沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜规定的第一角度的方向对杂质进行离子注入的工序，以及，从与所述沟道长度方向大致正交、自与所述半导体衬底的表面垂直的方向倾斜与所述第一角度相反的规定的第二角度的方向对杂质进行离子注入的工序。
13.根据权利要求1所述的半导体装置的制造方法，其中，所述第二栅极电极膜比所述第一栅极电极膜薄。
14.根据权利要求13所述的半导体装置的制造方法，其中，还包括以下的工序: (ο)在所述工序(η)之后，对所述非易失性存储器用FET的栅极电极进行构图的工序；(P)在所述工序(ο)之后，通过光刻，在所述非易失性存储器用FET的区域和所述第一耐压MOSFET的形成栅极电极的区域形成抗蚀剂膜的工序； (q)在所述工序(P)之后，对未被在所述工序(P)中形成的所述抗蚀剂膜覆盖的所述第一栅极电极膜进行蚀刻的工序， 在此，以使在所述工序(P)中形成的所述抗蚀剂膜的在所述非易失性存储器用FET的栅极电极上的膜厚成为不会由于所述工序(q)的蚀刻工序而消失的膜厚的方式，规定将所述非易失性存储器用FET的栅极电极的宽度设为L、将间隔设为S、将高度设为H时的S/L与Η/L的积的值。
【专利摘要】本发明涉及半导体装置的制造方法。在包括在栅极绝缘膜具备电荷积蓄膜的非易失性存储器用FET、以及高耐压和低耐压的MOSFET的半导体装置的制造方法中，防止产生由形成高耐压MOSFET的厚的栅极绝缘膜的热氧化造成的热应力对电荷积蓄膜造成的缺陷。在半导体衬底上的形成高耐压MOSFET的区域形成规定深度的槽，在所形成的槽内通过热氧化形成为高耐压MOSFET的栅极绝缘膜的氧化膜。之后，在上述半导体衬底的整个面对低耐压的MOSFET的栅极电极膜进行成膜。进而之后，对形成上述非易失性存储器用FET的区域进行开口，使上述半导体衬底的半导体表面露出，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜。在所形成的电荷积蓄3层膜上对非易失性存储器用FET的栅极电极膜进行成膜。
【IPC分类】H01L21-28, H01L21-8247
【公开号】CN104716101
【申请号】CN201410780158
【发明人】石田浩, 佐藤一彦
【申请人】辛纳普蒂克斯显像装置株式会社
【公开日】2015年6月17日
【申请日】2014年12月17日
【公告号】US20150171101