害可靠性。这是因为，当采用先在半导体衬底上的整个面形成MONOS型FET的ONO膜和作为栅极电极膜的多晶硅膜、之后对形成MOSFET的区域进行开口、然后通过热氧化形成高耐压MOSFET的厚的栅极氧化膜的工序时，会使先形成的ONO膜产生缺陷。
[0103]为了解决该问题，本实施方式2的半导体装置I的制造方法如以下那样构成。
[0104]在半导体衬底上的形成高耐压MOSFET的区域形成规定深度的槽(工序(b))，在所形成的槽内通过热氧化形成成为高耐压MOSFET的栅极绝缘膜的氧化膜(工序(C))。例如，像引用图2进行说明的那样，在衬底10上的高耐压(HV)MOSFEt形成区域41形成规定深度的槽，在该槽中通过热氧化形成高耐压(HV)M0SFET51用的栅极绝缘膜26。此时，在低耐压(LV) MOSFET形成区域43通过热氧化形成低耐压(LV) M0SFET53用的栅极绝缘膜24 (工序
(d))o
[0105]之后，在上述半导体衬底的整个面对低耐压的MOSFET的栅极电极膜进行成膜(工序(e))。例如，像引用图3进行说明的那样，在图2所示的半导体装置I的表面上，例如通过沉积多晶硅膜，从而对栅极电极膜31进行成膜。像引用图6进行说明的那样，也可以通过在栅极电极膜31上进一步沉积多晶硅膜而对栅极电极膜32进行成膜。由此，M0SFET51?53的栅极电极层成为所谓双层多晶硅构造。
[0106]进而之后，对形成非易失性存储器用FET (M0N0S型FET)的区域进行开口，使半导体衬底的半导体表面露出(工序(i))。例如，像引用图8进行说明的那样，在图7所示的半导体装置I的表面上，涂敷抗蚀剂，通过光刻，对形成非易失性存储器用的MONOS型FET54的区域进行开口，通过蚀刻使衬底10的半导体表面露出。
[0107]进而之后，通过依次沉积第一势皇膜、电荷积蓄膜、以及第二势皇膜而形成电荷积蓄3层膜(工序(m))。例如，像引用图11进行说明的那样，在图10所示的半导体装置I的表面上依次对势皇膜21、电荷积蓄膜22、以及势皇膜23进行成膜。势皇膜21和势皇膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜或氮氧化硅膜，通过CVD法进行成膜。
[0108]虽然在上述的实施方式I中示出了像引用图8和图9进行说明的那样在MONOS型FET形成区域44形成了衬底10的半导体表面露出的开口(工序(i))之后进行阱离子注入和沟道离子注入(工序(j)和工序(I))的例子，但是，这些离子注入也可以在此前的工序中实施。例如，也可以与引用图1进行说明的进行各耐压的M0SFET51?53用的阱离子注入和沟道离子注入的工序(工序(a)) —同实施。
[0109]进而之后，在所形成的电荷积蓄3层膜上对非易失性存储器用FET的栅极电极膜进行成膜(工序(η))。例如，像引用图12进行说明的那样，在图11所示的半导体装置I的表面上，例如通过沉积多晶硅膜，从而对栅极电极膜33进行成膜。
[0110]由此，电荷积蓄3层膜不会受到由用于形成高耐压(HV)MOSFEt的栅极氧化膜的热氧化造成的热应力，能够抑制可靠性的降低。
[0111]虽然在上述的实施方式I中对作为元件分离区域而采用STI的情况进行了说明，但是，也可以采用例如LOCOS (Local Oxidat1n of Silicon:娃的局部氧化)等其它元件分离技术。此外，虽然对将STI的形成作为形成M0SFET51?53的栅极绝缘膜24?26的工序之后的工序的例子进行了说明，但是，也可以在形成栅极绝缘膜24?26之前形成STI30。
[0112]关于其它各工序，在实施方式I中说明的制造方法也就是一个例子，本实施方式2不限定于此。
[0113]< M0N0S型FET用的阱形成>
在到上述为止的实施方式2中，像引用图8和图9进行说明的那样，在形成非易失性存储器用的M0N0S型FET54的区域形成了衬底10的半导体表面露出的开口之后，进行阱离子注入和沟道离子注入(工序(j)和工序(I))。其在进行各耐压的M0SFET51?53用的阱离子注入和沟道离子注入的工序(工序(a))中省略M0N0S型FET54用的阱离子注入、取而代之地在对电荷积蓄3层膜(0N0膜)进行成膜(工序(m))之前在形成所需要的形成M0N0S型FET54的区域的开口(工序(i))时实施。当在工序(a)中实施M0N0S型FET54用的阱离子注入时，需要按杂质浓度不同的每个阱来区分通过光刻进行离子注入的区域。
[0114]通过采用上述的结构，从而能够利用通过工序(i)形成的开口部通过离子注入形成非易失性存储器用的MONOS型FET54的阱(第三阱、15)，与形成第一耐压、第二耐压的通常MOSFET (51?53)的阱区域的工序(a)同样地，与在工序(b)之前进行非易失性存储器用FET54的阱形成的情况相比，能够减少光刻工序的数量。
[0115]< MONOS型FET用的沟道形成前的抗蚀剂除去>
上述的工序(i )是形成在非易失性存储器用FET54被形成的区域44具有开口的抗蚀剂92、通过蚀刻使衬底10的半导体表面露出的工序。为了形成开口而使用的抗蚀剂92优选在工序(j)的阱离子注入之后且在工序(I)的沟道离子注入之前被洗涤、除去(工序(k))。
[0116]由此，能够抑制MONOS型FET54的特性偏差。这是因为，在疏漏了工序(k)中的抗蚀剂除去的情况下，在工序(j)的离子注入工序中，有机类异物仍然附着在衬底表面，由工序(I)的离子注入造成的杂质浓度可能会在元件间产生偏差，通过工序(k)中的抗蚀剂除去，上述异物也被洗涤、除去，因此，MONOS型FET54的沟道中的杂质浓度的偏差被抑制。
[0117]〔实施方式3〕<栅极电极膜的防氧化>
已知在采用如下制造方法时存在MOSFET的阈值电压产生偏差的情况，在该制造方法中，在半导体衬底上的整个面形成MOSFET的栅极氧化膜和多晶硅膜，之后形成MONOS型FET的ONO膜和形成栅极电极的多晶硅膜。发明者们通过研宄发现，当在作为MOSFET的栅极电极膜的、在工序(e )中形成的多晶硅膜上形成氧化硅膜时，存在P沟道侧的MOSFET的阈值电压产生偏差的情况。发明者进一步反复进行实验等并研宄的结果是，弄清楚了如下的事实:这样的阈值电压的偏差在低耐压的P沟道MOSFET中特别显著；在实验上省略了 ONO膜的形成的情况下不产生；此外在先形成ONO膜的制造方法中不产生等。根据这些事实，发明者估计其原因在于，在作为栅极电极层的多晶硅膜上形成氧化硅膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到MOSFET的沟道区域。多晶硅膜内的杂质是硼(B)，当假定其通过低耐压的P沟道MOSFET的薄的栅极绝缘膜而到达沟道时，与上述实验结果符合。
[0118]用于解决该问题的本实施方式3的半导体装置I的制造方法是包括MONOS型FET和MOSFET的半导体装置的制造方法，如以下那样构成。
[0119]在衬底上的形成MOSFET的区域形成栅极氧化膜(工序(d))。例如，像引用图2进行说明的那样，在衬底10上的形成LVM0SFET53的区域形成栅极绝缘膜24。此时，也可以像引用图2进行说明的那样一并(相继)形成其它耐压的M0SFET51、52的栅极绝缘膜26、25。
[0120]之后，在上述工序(d)之后，在形成上述MOSFET的区域对多晶硅膜进行成膜(工序
(e))。例如，像引用图3进行说明的那样，在图2所示的半导体装置I的表面上例如沉积多晶硅膜，由此对栅极电极膜31进行成膜。也可以像引用图6进行说明的那样在栅极电极膜31上进一步沉积多晶硅膜，由此对栅极电极膜32进行成膜。由此，M0SFET51?53的栅极电极层成为所谓双层多晶硅构造。
[0121]进而之后，在上述工序(e)之后，在作为栅极电极膜(例如，栅极电极膜31或者在双层多晶硅的情况下为栅极电极膜32)的多晶硅膜上对防氧化膜进行成膜(工序(h))。例如，像引用图7进行说明的那样，在图6所示的半导体装置I的表面上、即在栅极电极膜32上通过CVD法对氮化硅膜34进行成膜。该氮化硅膜34作为在后面的氧化硅膜的成膜工序中防止栅极电极膜32被氧化的防氧化膜34来发挥作用。在不是所谓双层多晶硅构造的情况下，在栅极电极膜31上直接形成防氧化膜34。在此，虽然示出了通过氮化硅膜构成防氧化膜34的例子，但是，只要是能够在后面的氧化硅膜的成膜工序中阻止活性(活跃)的氧向栅极电极膜32 (或者31)侵入的材料即可，例如，也可以是铪(Hf)、锆(Zr)、铝(Al)、钛(Ti)等的硅酸盐化合物。
[0122]进而之后，在上述工序(h)之后，对形成上述MONOS型FET的区域进行开口，使上述半导体衬底的半导体表面露出(工序(i))。例如，像引用图8进行说明的那样，在图7所示的半导体装置I的表面上涂敷抗蚀剂，通过光刻对形成非易失性存储器用的MONOS型FET54的区域进行开口，通过蚀刻使衬底10的半导体表面露出。
[0123]进而之后，在上述工序(i )之后，通过依次沉积第一势皇膜、电荷积蓄膜、以及第二势皇膜而形成电荷积蓄3层膜(工序(m))。例如，像引用图11进行说明的那样，在图10所示的半导体装置I的表面上依次对势皇膜21、电荷积蓄膜22、以及势皇膜23进行成膜。势皇膜21和势皇膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜(SiN、Si3N4)或氮氧化硅膜(S1N)，通过CVD法进行成膜。
[0124]由此，在采用如下制造方法时也能够抑制MOSFET的阈值电压产生偏差，在该制造方法中，在半导体衬底上的整个面形成MOSFET的栅极氧化膜和多晶硅膜，之后形成MONOS型FET的ONO膜和作为栅极电极膜的多晶硅膜。
[0125]关于其它各工序，在实施方式I中说明的制造方法也就是一个例子，本实施方式3不限定于此。
[0126]〔实施方式4〕<来自两个倾斜方向的沟道离子注入>
图21是从上表面观察MONOS型FET54的示意性布局模式图。
[0127]构成非易失性存储器的MONOS型FET54例如形成在被STI等元件分离区域30包围的区域45，栅极电极64在沟道宽度(W)方向上从一个STI30横跨另一个STI30而形成，夹着上述栅极电极64形成源极区域和漏极区域。因此，在沟道长度(L)方向上，存在与STI30的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道。发明者们通过研宄发现，在STI30的侧壁附近杂质浓度变得不均匀或者产生电场的混乱，因此，有可能示出支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压在实际效果上不同的所谓Kink特性。在非易失性存储器中，因为通过MONOS型FET的阈值电压的变化来存储信息，所以当具有Kink特性时有可能缩小写入裕度。
[0128]图25是表示具有Kink特性的MONOS型FET54的电特性的说明图，图26是表示MONOS型FET54的正常的电特性的说明图。构成非易失性存储器的MONOS型FET54具有阈值电压根据载流子是否被电荷积蓄层俘获(捕获)而发生变动的特性，利用该特性来存储信息。在图25和图26中，分别是横轴为栅极电压、纵轴为漏极电流，分别示出在载流子被捕获时和未被捕获时的每一个的MONOS型FET54的静态特性。实线是由与STI30的侧壁分开的内侧的电流沟道造成的漏极电流的特性，虚线是由STI30的侧壁附近的两侧的电流沟道造成的漏极电流的特性，实际的静态特性是实线与虚线之和(未图示)。在图26所示的正常的电特性中，支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压一致，但是，在图25所示的电特性中，与正常的情况相比，支配两侧的电流沟道的阈值电压降低而与支配内侧的电流沟道的阈值电压不同，因此，在作为其和(未图示)的静态特性中出现Kink即倾斜度急剧地变化的位置。
[0129]这样的Kink特性在用于构成数字电路的通常的MOSFET中不是太严重的问题。然而，在构成非易失性存储器的MONOS型FET中有可能成为严重的问题。在非易失性存储器中，以在漏极电流Id = Idl时判定所存储的信息为“I”而在漏极电流Id = IdO时判定所存储的信息为“O”的方式构成电路。所存储的信息为“I”的情况是根据漏极电流Id = Idl时的阈值电压来判定的，无论是在图26所示的正常的电特性中还是在图25所示的具有Kink特性的电特性中，都是根据支配内侧的电流沟道的阈值电压来判定的。所存储的信息为“O”的情况是根据漏极电流Id = IdO时的阈值电压来判定的，在图26所示的正常的电特性中根据支配内侧的电流沟道的阈值电压来进行判定，另一方面，在图25所示的具有Kink特性的电特性中，根据阈值电压降低了的支配两侧的电流沟道的阈值电压来进行判定。因此，与图26所示的正常的情况下的写入裕度相比，图25所示的具有Kink特性的情况下的写入裕度显著地变小(变窄)。
[0130]像这样，与用于构成数字电路的通常的MOSFET相比，在构成非易失性存储器的MONOS型FET中Kink特性对电路特性施加的影响显著地大。该课题不限于MONOS型，能在对阈值电压的变动敏感的电路中使用的所有FET中共同地产生。例如，是在被要求线性性的模拟电路中使用的FET。
[0131]为了解决这样的课题，本实施方式4的半导体装置I的制造方法是形成FET的半导体装置的制造方法，如以下那样构成。
[0132]形成将上述