SFET51的漏极-栅极间的电场而使漏极耐压提高的横向扩散区域。通过光刻技术对要形成的横向扩散区域进行开口，例如，从衬底10的表面通过离子注入来导入硼(B)等受主杂质。
[0079]图2是继上述的工序之后的栅极绝缘膜24?26形成工序之后的半导体装置I的示意性剖面图。在衬底10上的HVMOSFET形成区域41形成规定深度的槽，在该槽中通过热氧化形成HVM0SFET51用的栅极绝缘膜26。接着，在MVM0SFET形成区域42通过热氧化形成MVM0SFET52用的栅极绝缘膜25。接着，在LVM0SFET形成区域43通过热氧化形成LVM0SFET53用的栅极绝缘膜24。此时，在MONOS型FET形成区域44也形成栅极绝缘膜24，但是，其会被后述的工序除去。例如，为了仅对硅衬底的期望的区域进行热氧化，形成在该区域具有开口的氮化硅膜作为硬掩模，实施对在该开口部露出的衬底的晶面进行氧化的热氧化工序。各栅极绝缘膜26、25、24的厚度分别被设定为满足各耐压的M0SFET51、52、53的栅极耐压。关于HVM0SFET51的栅极绝缘膜26，为了使其为高的耐压，需要使其比其它栅极绝缘膜25、24厚。在对衬底进行热氧化之前形成在衬底10的槽的深度以最终各栅极绝缘膜26、25、24的高度对齐的方式进行设定。虽然在上述中进行了省略，但是也可以在热氧化工序之前在MVM0SFET形成区域42也预先形成槽。由此，能够对齐栅极绝缘膜24?26的高度，在之后的布线工序之前的衬底10的阶梯差变少，能够提高布线的成品率。在此，“对齐高度”并不意味着成为严格相同的高度。阶梯差越少，在后面的布线工序中产生的缺陷的密度就越减少、成品率就越提高。
[0080]图3是继上述的工序之后的栅极电极膜31的成膜工序之后的半导体装置I的示意性剖面图。在图2所示的半导体装置I的表面上例如通过CVD (Chemical VaporDeposit1n:化学气相沉积)法来沉积多晶硅膜，由此对栅极电极膜31进行成膜。在多晶硅膜中高浓度地掺杂例如硼(B)、磷(P)等杂质而降低电导率。这样的杂质可以在沉积多晶硅膜的CVD的过程中同时进行掺杂，也可以在成膜后通过离子注入等进行导入。
[0081]图4是继上述的工序之后的CMP阻挡膜29形成工序和用于形成元件分离区域30的光刻工序之后的半导体装置I的示意性剖面图。在图3所示的半导体装置I的表面上例如通过CVD法来沉积氮化硅膜29。氮化硅膜29在后面的CMP工序中作为阻挡层来发挥作用。接着，通过光刻形成在元件分离区域30具有开口的抗蚀剂91。
[0082]图5是继上述的工序之后的元件分离区域30形成工序之后的半导体装置I的示意性剖面图。通过在图4所示的半导体装置I例如进行各向异性的干法蚀刻，从而在抗蚀剂91的开口部形成在衬底10的深度方向上延伸的槽(沟槽)。槽形成到比阱12?14深的位置。接着，在除去抗蚀剂91之后，以填补所形成的槽的方式例如通过CVD法来沉积氧化硅膜。此时，在槽以外的半导体装置I的表面上的整个面也沉积氧化硅膜。接着，通过化学机械抛光(CMP)对半导体装置I的表面进行研磨直到氮化硅膜29露出。像这样，氮化硅膜29在CMP中作为阻挡膜来发挥作用。接着，通过蚀刻来除去作为阻挡层的氮化硅膜29。该蚀刻是对氮化硅膜29的蚀刻速率高、对形成在元件分离区域30的氧化硅膜和氮化硅膜29的下方的多晶硅膜31的蚀刻速率低的选择性高的蚀刻。通过以上的工序，在元件分离区域形成STI30。形成在各晶体管形成区域41?44内的多个元件彼此被STI30分离。
[0083]图6是继上述的工序之后的栅极电极膜32的成膜工序之后的半导体装置I的示意性剖面图。在图5所示的半导体装置I的表面上例如通过CVD法来沉积多晶硅膜，高浓度地掺杂磷(P)等杂质而进行低电阻化，由此对栅极电极膜32进行成膜。栅极电极膜32以不仅覆盖在先形成的栅极电极膜31上还覆盖在STI30上的方式形成，在STI30上的非活性区域中作为向栅极电极的布线来发挥作用。
[0084]图7是继上述的工序之后的防氧化膜34的成膜工序之后的半导体装置I的示意性剖面图。在图6所示的半导体装置I的表面上、即在栅电极栅极电极膜32上例如通过CVD法对氮化硅膜34进行成膜。该氮化硅膜34作为在后面的氧化硅膜的成膜工序中防止栅极电极膜32被氧化的防氧化膜34来发挥作用。
[0085]图8是继上述的工序之后的对非易失性存储器区域(MONOS型FET形成区域)44进行开口的光刻工序之后的半导体装置I的示意性剖面图。在图7所示的半导体装置I的表面上、即在防氧化膜34上涂敷抗蚀剂，通过光刻对非易失性存储器用的MONOS型FET形成区域44进行开口。将在MONOS型FET形成区域44具有开口的抗蚀剂92作为掩模，通过蚀刻除去防氧化膜34和栅极电极膜32、31。该蚀刻优选为对防氧化膜34和栅极电极膜32、31即氮化硅膜和多晶硅的蚀刻速率高、对形成在元件分离区域30的氧化硅膜的蚀刻速率低的选择性高的蚀刻。
[0086]图9是继上述的工序之后的MONOS型FET54用阱15形成工序之后的半导体装置I的示意性剖面图。从图8所示的半导体装置I的表面上通过离子注入(阱离子注入)来导入硼(B)等受主杂质，由此在抗蚀剂92开口的MONOS型FET形成区域44的衬底10内形成MONOS 型 FET54 用 P 型阱 15。
[0087]图10是继上述的工序之后的用于形成MONOS型FET54用沟道16的沟道离子注入工序之后的半导体装置I的示意性剖面图。在除去抗蚀剂92之后，从图8所示的半导体装置I的表面上通过离子注入来导入杂质，由此在MONOS型FET形成区域44的衬底10内的表面附近形成MONOS型FET54用沟道区域16。通过该离子注入(沟道离子注入)，调整沟道区域的杂质浓度，调整MONOS型FET54的阈值电压。抗蚀剂92优选在阱离子注入后、沟道离子注入前被除去。这是因为，抗蚀剂92除了成为防氧化膜34和栅极电极32的蚀刻掩模以外，还成为阱离子注入的掩模，因此需要厚膜抗蚀剂，在除去该厚膜抗蚀剂92时，有机类异物也会附着在作为开口部的MONOS型FET形成区域44的衬底10表面，在离子注入中阻碍飞来的离子被注入到衬底10内。虽然阱离子注入因加速能量高而不是比较严重，但是沟道离子注入因加速能量低而阻碍离子被注入到衬底10内的程度高，对元件特性造成的影响严重。因此，抗蚀剂92优选在阱离子注入后、沟道离子注入前除去。在除去抗蚀剂92的洗涤工序(灰化工序)中，附着在MONOS型FET形成区域44的衬底10表面的异物也被洗涤、除去，因此，不会阻碍沟道离子注入中的离子的侵入。
[0088]图11是继上述的工序之后的对MONOS型FET54用的电荷积蓄3层膜20 (势皇膜21/电荷积蓄膜22/势皇膜23)进行成膜的工序之后的半导体装置I的示意性剖面图。从图10所示的半导体装置I的MONOS型FET形成区域44通过蚀刻来除去栅极绝缘膜24，在半导体装置I的表面上对势皇膜21、电荷积蓄膜22、以及势皇膜23依次进行成膜。势皇膜21和势皇膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜，通过CVD法进行成膜。此时，电荷积蓄3层膜20是ONO膜。电荷积蓄膜22只要是具有捕获载流子的陷阱能级的材质即可，除了氮化硅膜(SiN、Si3N4)以外，也可以是氮氧化硅膜(S1N)。进而，也可以使用多晶硅等导电性的膜。但是，在采用导电性的电荷积蓄膜的情况下，为了抑制积蓄的电荷的泄漏，需要使势皇膜为没有缺陷的高品质的绝缘膜。
[0089]在栅极电极膜32上沉积势皇膜21的工序中，在MOSFET形成区域41?43通过CVD法沉积作为势皇膜21的氧化硅膜时，通过预先形成防氧化膜34，从而阻碍CVD中的活性(活跃)的氧向作为栅极电极膜32的多晶硅侵入。由此，能够预防产生在栅极电极膜32中进而在下层的栅极电极膜31中CVD的活性氧引起多晶硅的加速氧化的问题。
[0090]图12是继上述的工序之后的栅极电极膜33的成膜工序之后的半导体装置I的示意性剖面图。在图11所示的半导体装置I的表面上例如通过CVD法来沉积多晶硅膜，高浓度地掺杂磷(P)等杂质而进行低电阻化，由此，对栅极电极膜33进行成膜。栅极电极膜33成为MONOS型FET54的栅极电极64。
[0091]图13是继上述的工序之后的氧化硅膜35的成膜工序之后的半导体装置I的示意性剖面图。在图12所示的半导体装置I的表面上例如通过CVD法对氧化硅膜35进行成膜。氧化硅膜35在引用图18来进行说明的后面的工序中在MONOS型FET54的栅极电极64上的抗蚀剂膜厚变得过薄时保护该栅极电极。
[0092]图14是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的光刻工序之后的半导体装置I的示意性剖面图。在形成MONOS型FET54用的栅极电极64的部分和形成与栅极电极64相同的层的布线的部分通过光刻形成抗蚀剂93。
[0093]图15是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的栅极电极层33的蚀刻工序之后的半导体装置I的示意性剖面图。将在上述的工序中形成的抗蚀剂93作为掩模，通过蚀刻来除去氧化硅膜35和栅极电极层33。在蚀刻后，抗蚀剂93也被洗涤、除去。此时，栅极电极64由栅极电极层33和氧化硅膜35这两层构成。
[0094]图16是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的电荷积蓄3层膜20和防氧化膜34的蚀刻工序之后的半导体装置I的示意性剖面图。将在上述的工序中进行构图的栅极电极64作为硬掩模，通过蚀刻来除去作为电荷积蓄3层膜20的ONO膜和在MOSFET形成区域41?43中形成在其下方的作为防氧化膜34的氮化硅膜。在栅极电极64中形成在栅极电极层33上的氧化硅膜35作为防止栅极电极层33由于该蚀刻工序而受到损伤的保护膜来发挥作用。
[0095]图17是继上述的工序之后的MONOS型FET54用的低浓度扩散层19_4形成工序之后的半导体装置I的示意性剖面图。例如通过磷(P)、砷(As)等施主杂质的离子注入来形成MONOS型FET54用的低浓度扩散层(LDD) 19_4。在该离子注入工序中，栅极电极64也作为硬掩模来发挥作用，LDD19_4在栅极电极64的两侧进行自对准，栅极电极64的正下方成为MONOS型FET54的沟道区域。
[0096]图18是继上述的工序之后的用于对MOSFET用的栅极电极61?63进行构图的光刻工序之后的半导体装置I的示意性剖面图。在形成M0SFET51?53用的栅极电极61?63的部分和形成与栅极电极61?63相同的层的布线的部分通过光刻形成抗蚀剂94。
[0097]图19是继上述的工序之后的形成MOSFET用的栅极电极61?63的蚀刻工序和低浓度扩散层(LDD)19_1?19_3形成工序之后的半导体装置I的示意性剖面图。将在上述的工序中形成的抗蚀剂94作为掩模，通过蚀刻来除去栅极电极层31、32。在蚀刻后，抗蚀剂94也被洗涤、除去。接着，例如通过磷(P) J^(As)等施主杂质的离子注入来形成LVM0SFET53的LDD19_3和MVM0SFET52的LDD19_2。在该离子注入工序中，栅极电极63、62也分别作为硬掩模来发挥作用，LDD19_3在栅极电极63的两侧进行自对准，栅极电极63的正下方成为LVM0SFET53的沟道区域，LDD19_2在栅极电极62的两侧进行自对准，栅极电极62的正下方成为MVM0SFET52的沟道区域。
[0098]图20是继上述的工序之后的栅极侧壁绝缘膜(侧壁)65_1?65_4形成工序和源极/漏极区域18_1?18_4形成工序之后的半导体装置I的示意性剖面图。在到上述为止的工序中形成的M0SFET51?53的栅极电极61?63和MONOS型FET54的栅极电极64的两侧分别形成栅极侧壁绝缘膜(侧壁)65_1?65_4。栅极侧壁绝缘膜65_1?65_4例如能够通过利用CVD法各向同性地沉积氧化硅膜、从衬底上表面进行垂直方向的各向异性蚀刻来形成。将MVM0SFET52、LVM0SFET53、MONOS型FET54的栅极电极62?64、以及栅极侧壁绝缘膜65_2?65_4分别作为硬掩模，进行例如磷(P)、砷(As)等施主杂质的离子注入，由此，形成源极/漏极区域18_2?18_4。在高耐压的HVM0SFET51中，特别是为了将漏极与栅极分开形成，源极/漏极区域18_1不是通过进行相对于栅极侧壁绝缘膜65_1的自对准来形成的，而是通过光刻来规定、形成的。
[0099]以下，能够与半导体装置的公知的制造方法同样地构成层间绝缘膜、接触孔、布线等的形成工序。
[0100]在以上说明的实施方式I中，光刻工序例如能够采用使用了光的光刻，此时的抗蚀剂能够采用光致抗蚀剂，但是，也可以变更为电子线等的其它光刻。此外，离子注入工序伴随着用于在离子注入后恢复晶体状态的热处理(退火)工序，但是，省略其说明。热处理(退火)工序可以与各离子注入对应地每次实施，也可以针对若干次离子注入集中实施I次。
[0101]对在本实施方式I所示的半导体装置的制造方法中采用的特征性的各实施方式的技术进一步详细地进行说明。
[0102]〔实施方式2) <在高耐压MOSFET的栅极氧化膜的热氧化后对电荷积蓄膜进行成膜>
在将从低耐压到高耐压的多个种类的MOSFET和MONOS型FET形成在同一半导体衬底上的制造方法中，当为了形成高耐压MOSFET而形成膜厚厚的热氧化膜时，有可能使此前形成的膜的特性变化而损