之间形成伪栅介质层121，所述伪栅介质层121能够在去除伪栅极层122时，保护衬底100表面不受损伤。所述伪栅介质层121的材料为氧化硅，形成工艺为热氧化工艺，以热氧化工艺形成的氧化硅能够更好地使伪栅极层122和衬底100相结合，有利于工艺的进行。然而，以热氧化工艺形成的氧化娃等效氧化层厚度(EOT, Equivalent Oxide Thickness)较大，随着半导体器件尺寸的缩小，位于开口 124底部的伪栅介质层121对后续形成的晶体管性能会造成不利影响，而且，经过去除伪栅极层122的刻蚀工艺之后，所述伪栅介质层121的厚度不易控制。因此，在去除所述伪栅极层122之后，需要去除所述伪栅介质层121并暴露出衬底100表面，以便后续在开口 124底部的衬底100表面形成衬垫氧化层、栅介质层和栅电极层。
[0035]然而，由于所述介质层105的材料通常也为氧化硅，因此在去除所述伪栅介质层121时，会相应减薄所述介质层105的厚度，而且，所述侧墙123也会相应受到一定程度的刻蚀，导致所述介质层105和侧墙123的表面不平坦。后续在所述开口 124内填充高K栅介质层和金属栅之后，需要采用抛光工艺去除介质层105表面的金属栅材料，由于所述介质层105和侧墙123的表面不平坦，容易使金属栅的材料残留于介质层105表面或侧墙123顶部，容易使金属栅顶部产生漏电流，影响所形成的晶体管的性能。
[0036]一种解决上述问题的方法是，在衬底100和伪栅极结构120表面形成阻挡层，后续在源区和漏区表面形成导电结构时，需要采用刻蚀工艺在介质层105内形成开口，而所述阻挡层能够定义所述刻蚀工艺的停止位置，以保护衬底100表面免受损伤。所述介质层105形成于所述阻挡层表面，且介质层105的表面与伪栅极层122顶部的阻挡层表面齐平，即所述介质层105的表面高于伪栅极层122的表面。在后续去除伪栅极层122和伪栅介质层121之前，需要先去除伪栅极层122顶部的阻挡层，则剩余的阻挡层顶部与伪栅极层122表面或侧墙123顶部齐平，在后续去除伪栅介质层121时，能够使介质层105相应地趋近于与剩余阻挡层顶部或侧墙123顶部相平的位置，以达到使介质层105与侧墙123的表面平坦的目的。然而，由于所述阻挡层的材料通常为氮化硅，所述氮化硅在仍旧会在刻蚀栅介质层121的过程中受到一定程度的刻蚀，导致剩余的阻挡层顶部降低，使得在去除栅介质层121之后，所述阻挡层与介质层105表面仍难以达到齐平，依旧会在介质层105表面、或阻挡层及侧墙123顶部残留金属栅的材料。
[0037]为了解决上述问题，经过进一步研究，本发明提出一种晶体管的形成方法。其中，在所述衬底和伪栅极结构表面形成停止层，所述停止层内具有掺杂离子，后续形成的介质层表面与位于伪栅极层顶部的停止层表面齐平。为了去除伪栅极层和伪栅介质层，需要首先去除伪栅极层顶部的停止层，则位于伪栅极结构侧壁表面的停止层顶部与伪栅极层表面齐平，且所述介质层表面高于停止层顶部和伪栅极层表面。在去除伪栅极层后，去除伪栅介质层的过程中，由于所述停止层内具有掺杂离子，使停止层的刻蚀速率降低，所述停止层的顶部表面不会受到削减；同时，所述介质层的表面在去除伪栅介质层的过程中相应降低，直至与所述停止层的顶部表面齐平。因此，在去除所述伪栅介质层之后，所述停止层和介质层表面能够保持平坦，后续形成的栅极层和栅介质层的材料不易残留于停止层和介质层表面，保证了所形成的晶体管性能稳定；而且，无需对晶体管的形成过程进行过多改变即能够达到改善晶体管性能的效果。
[0038]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0039]图5至图11是本发明实施例的晶体管的形成过程的剖面结构示意图。
[0040]请参考图5，提供衬底200，所述衬底200表面具有伪栅极结构201，所述伪栅极结构201包括:位于衬底200表面的伪栅介质层210、以及位于伪栅介质层210表面的伪栅极层 211。
[0041]所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底200表面形成高K金属栅晶体管，所述高K金属栅晶体管采用后栅工艺形成，需要首先形成替代所述高K金属栅极结构的伪栅极结构201。
[0042]本实施例中，所述衬底200具有第一区域I和第二区域II，且所述第一区域I和第二区域II的衬底200表面均具有伪栅极结构201，所述第一区域I和第二区域II能够用于形成不同功能或类型的晶体管。在一实施例中，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。在另一实施例中，所述第一区域I用于形成核心器件，所述第二区域II用于形成输入输出器件。
[0043]所述伪栅极结构201为后续形成的栅介质层和栅极层占据空间，所述伪栅介质层210的材料为氧化硅，所述伪栅极层211的材料为多晶硅。伪栅极结构201的形成工艺包括:在衬底200表面形成伪栅介质膜；在所述伪栅介质膜表面沉积伪栅极膜；在所述伪栅极膜表面形成图形化的光刻胶层，所述光刻胶层定义了伪栅介质层210和伪栅极层211的对应位置；以所述光刻胶层为掩膜刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出衬底200表面为止。
[0044]其中，所述伪栅介质层210用于在后续去除伪栅极层211时，保护衬底200表面免受损伤。本实施例中，形成所述伪栅介质层210工艺为热氧化工艺，所形成的伪栅介质层210能够更好地使伪栅极层211与衬底200结合。然而，采用热氧化工艺形成的伪栅介质层210等效氧化层厚度较高，不利于半导体器件的尺寸缩小，而且，当后续去除伪栅极层211时，不可避免地会损伤部分伪栅介质层210，使伪栅介质层210的尺寸难以精确控制，因此，后续需要去除所述伪栅介质层210，并形成符合技术需求的衬垫氧化层，作为后续形成的栅介质层与衬底之间的结合层。
[0045]在本实施例中，所述伪栅极结构201还包括:位于所述伪栅极层211和伪栅介质层210两侧的侧壁表面和衬底200表面的侧墙212。
[0046]所述侧墙212定义了形成于伪栅极结构201两侧的衬底200内的源区和漏区213位置。所述侧墙212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种重叠组合。所述侧墙212的形成工艺包括:在衬底200、伪栅介质层210和伪栅极层211表面沉积侧墙膜；回刻蚀所述侧墙膜，直至暴露出伪栅极层211顶部表面、以及衬底200表面为止。
[0047]在形成侧墙212之后，采用离子注入工艺在伪栅极层211和侧墙212两侧的衬底200内掺杂P型离子或N型离子，形成源区和漏区213。在形成源区和漏区213之后，在去除伪栅极层211和伪栅介质层210，并以高K栅介质层和金属栅极层替代，所述晶体管的形成工艺即后栅工艺，即在形成源区和漏区213之后，形成栅极层。
[0048]请参考图6，在所述衬底200和伪栅极结构201表面形成停止层202，所述停止层202内具有惨杂尚子。
[0049]由于后续在形成栅极层和栅介质层之后，需要在介质层内形成位于源区和漏区213表面的导电结构，以实现源区和漏区213与芯片电路的电连接；其中，为了形成所述导电结构，需要在后续形成的介质层内刻蚀形成暴露出源区和漏区213的开口，为了在所述刻蚀工艺中保护衬底200表面，在形成所述介质层之前，在衬底200表面形成停止层202，所述介质层形成于所述停止层202表面，而且所述停止层202与介质层的材料不同，使所述停止层202与介质层之间具有刻蚀选择性。
[0050]而且，在形成停止层202之后，在后续工艺形成栅介质层和栅极层之后，