鳍式场效应晶体管的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管的形成方法。
【背景技术】
[0002] 随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last)工艺得到 了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降 时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍 式场效应晶体管（Fin FET)作为一种多栅器件得到了广泛的关注。
[0003] 由于集成电路中，不同的器件的工作电压不同，需要形成不同厚度的栅介质层，栅 介质层厚度较薄的鳍式场效应晶体管一般被应用于集成电路中的工作电压较低的核心器 件中，例如逻辑器件中；而栅介质层厚度较厚的鳍式场效应晶体管一般被应用于工作电压 较高的外围电路中，例如输入/输出器件。
[0004] 现有技术形成的高工作电压区的核心器件中的鳍部的宽度大于高工作电压区的 外围电路中的鳍部宽度，导致集成电路中不同工作电压的晶体管的鳍部沟道区域的导通电 阻不同，进而影响集成电路的性能。
【发明内容】
[0005] 本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，提高鳍式场效应晶 体管的性能。
[0006] 为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包括：提供半导 体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一鳍部，在所 述第二区域上形成有第二鳍部，所述第一鳍部和第二鳍部的宽度相同，所述半导体衬底表 面还形成有第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；在 所述第一鳍部表面形成阻挡层；在第二鳍部表面形成半导体外延层，所述第二鳍部以及位 于所述第二鳍部表面的半导体外延层作为第三鳍部；去除所述阻挡层；对所述第一鳍部表 面进行氧化形成第一栅介质层，对所述第三鳍部表面进行氧化形成第三栅介质层，所述第 三栅介质层的厚度大于第一栅介质层的厚度。
[0007] 可选的，所述阻挡层的材料为氮化硅、氧化硅、光刻胶。
[0008] 可选的，所述阻挡层还覆盖第一区域上的第一介质层的表面。
[0009] 可选的，形成所述阻挡层的方法包括：在所述半导体衬底表面形成覆盖所述第一 鳍部、第二鳍部以及第一介质层的阻挡材料层；在所述第一区域上形成掩膜层；以所述掩 膜层为掩膜，刻蚀去除第二区域上的部分阻挡材料层；然后去除所述第一区域上的掩膜层。
[0010] 可选的，采用湿法刻蚀工艺去除所述阻挡层。
[0011] 可选的，所述半导体外延层的材料为硅、锗或锗硅。
[0012] 可选的，采用选择性外延工艺形成所述半导体外延层。
[0013] 可选的，还包括：形成位于所述第一栅介质层表面的横跨所述第一鳍部的第一栅 极、位于所述第一栅极两侧的第一鳍部内的第一源漏极以及位于所述第三栅介质层表面的 横跨所述第三鳍部的第三栅极、位于所述第三栅极两侧的第三鳍部内的第三源漏极。
[0014] 为解决上述问题，本发明还提供一种鳍式场效应晶体管的形成方法，其特征在于， 包括：提供半导体衬底，所述半导体衬底包括第三区域和第四区域；在所述半导体衬底的 第三区域上形成第一掩膜层，在半导体衬底的第四区域上形成第二掩膜层，所述第一掩膜 层和第二掩膜层的宽度相同；在所述第四区域上的第二掩膜层侧侧壁表面形成侧墙，所述 第二掩膜层和位于所述第二掩膜层侧壁表面的侧墙作为第三掩膜层；以所述第一掩膜层和 第三掩膜层为掩膜，刻蚀半导体衬底，在第三区域上形成第四鳍部，在第四区域上形成第五 鳍部，所述第五鳍部的宽度大于第四鳍部的宽度；去除所述第一掩膜层和第三掩膜层，在所 述半导体衬底表面形成第二介质层，所述第二介质层的表面低于第四鳍部和第五鳍部的顶 部表面；对所述第四鳍部表面进行氧化形成第四栅介质层，对所述第五鳍部表面进行氧化 形成第五栅介质层，所述第五栅介质层的厚度大于第四栅介质层的厚度。
[0015] 可选的，所述侧墙的形成方法包括：在所述半导体衬底表面以及第一掩膜层、第二 掩膜层的表面形成侧墙材料层；在所述第四区域上形成保护层；以所述保护层为掩膜，去 除第三区域上的侧墙材料层；去除所述保护层；去除第四区域半导体衬底表面以及第二掩 膜层顶部的侧墙材料层，在第二掩膜层侧壁表面形成侧墙。
[0016] 可选的，所述保护层的材料为光刻胶、氧化硅、氮化硅、氮氧化硅或碳氧化硅中的 一种或几种。
[0017] 可选的，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几 种。
[0018] 可选的，采用湿法刻蚀工艺去除所述第三区域上的侧墙材料层。
[0019] 可选的，采用干法刻蚀工艺去除第四区域的半导体衬底表面以及第二掩膜层顶部 的侧墙材料层。
[0020] 可选的，所述第一掩膜层和第二掩膜层的形成方法包括：在所述半导体衬底上形 成牺牲材料层；图形化所述牺牲材料层，形成分立的若干牺牲层；在所述半导体衬底表面 以及牺牲层表面形成掩膜材料层；采用无掩膜刻蚀工艺，去除位于半导体衬底表面以及牺 牲层顶部表面的掩膜材料层，在所述第三区域上形成第一掩膜层，在所述第四区域上形成 第二掩膜层；去除所述牺牲层。
[0021] 可选的，所述牺牲层的材料包括光刻胶、底部抗反射材料、氮化硅或氧化硅中的一 种或几种。
[0022] 可选的，所述掩膜材料层的材料与牺牲层的材料不同。
[0023] 可选的，所述掩膜材料层的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种 或几种。
[0024] 可选的，还包括：形成位于所述第四栅介质层表面的横跨所述第四鳍部的第四栅 极、位于所述第四栅极两侧的第四鳍部内的第四源漏极，以及位于所述第五栅介质层表面 的横跨所述第五鳍部的第五栅极、位于所述第五栅极两侧的第五鳍部内的第五源漏极。
[0025] 与现有技术相比，本发明的技术方案具有以下优点：
[0026] 本发明的技术方案中，在形成宽度相同的第一鳍部和第二鳍部后，在第一鳍部表 面形成阻挡层，在第二鳍部表面形成半导体外延层，将所述第二鳍部和半导体外延层作为 第三鳍部，第三鳍部的宽度大于第一鳍部的宽度；对第一鳍部表面和第三鳍部表面进行氧 化，在第一鳍部表面形成第一栅介质层，在第三鳍部表面形成第三栅介质层，使第三栅介质 层的厚度大于第一栅介质层的厚度，从而第三鳍部表面被氧化掉的材料厚度大于第一鳍部 表面被氧化掉的材料厚度，使得最终剩余的第一鳍部和剩余的第三鳍部的宽度相同。
[0027] 本发明的技术方案，还可以在半导体衬底上形成宽度相同的第一掩膜层鞒和第二 掩膜层，然后在第二掩膜层两侧侧壁表面形成侧墙，所述第二掩膜层和侧墙作为第三掩膜 层，使第三掩膜层的宽度大于第一掩膜层的宽度，以所述第三掩膜层为掩膜形成的第五鳍 部，以第一掩膜层为掩膜形成的第四鳍部，第五鳍部的宽度大于第四鳍部宽度，所以，在第 四鳍部上形成第四栅介质层，在第五鳍部上形成厚度大于第四栅介质层厚度的第五栅介质 层后，剩余的第四鳍部的宽度与剩余的第五鳍部的宽度相同，避免鳍部宽度不同，导致沟道 导通电阻不同，从而可以提高最终形成的鳍式场效应晶体管的性能，提高集成电路的性能。
【附图说明】
[0028] 图1至图6是本发明的一实施例的鳍式场效应晶体管的形成过程的结构示意图；
[0029] 图7至图13是本发明的另一实施例的鳍式场效应晶体管的形成过程的结构示意 图。
【具体实施方式】
[0030] 如【背景技术】中所述，现有技术形成的工作电压较低的核心器件中的鳍部宽度小于 工作电压较高的外围电路中的鳍部宽度，影响集成电路的性能。
[0031] 研究发现，现有技术形成鳍式场效应晶体管的栅介质层一般是采用氧化工艺以形 成较高质