量的栅介质层，对鳍部的表面进行氧化形成栅介质层会使鳍部的宽度下降。根据 所需要的栅介质层的厚度的不一样，鳍部表面被氧化的厚度也不相同；而随着集成电路的 集成度的提高，鳍部的宽度越来越小，超出光刻分辨率，所以一般采用双图形工艺形成掩膜 层，以形成较小宽度鳍部，但是采用所述双图形工艺形成的低工作电压区的晶体管鳍部和 高工作电压区的晶体管的鳍部通常具有相同的初始宽度；在形成栅介质层的过程中，由于 高工作电压区中的晶体管需要较厚的栅介质层，所以，高工作电压区中的鳍部在氧化过程 中被消耗的厚度大于低工作电压区的鳍部被消耗的厚度，最终导致高工作电压区中的鳍式 场效应晶体管的宽度小于低工作电压区中的鳍式场效应晶体管的鳍部宽度，导致集成电路 中不同工作电压的鳍式场效应晶体管的鳍部的宽度不同，从而影响集成电路的性能。
[0032] 本发明的实施例中，在高工作电压区表面形成的初始鳍部表面形成外延层，使得 形成栅介质层之后，高工作电压区与低工作电压区的鳍部宽度相同；还可以通过在高工作 电压区表面形成宽度较大的掩膜图形，使高工作电压区形成的鳍部宽度大于低工作电压区 形成的鳍部宽度，从而使得最终形成的高工作电压区的鳍式场效应晶体管的鳍部宽度与低 工作电压区的鳍式场效应晶体管的鳍部宽度相同。
[0033] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0034] 请参考图1，提供半导体衬底100,所述半导体衬底100包括第一区域I和第二区 域II，在所述第一区域I上形成第一鳍部101，在所述第二区域II上形成第二鳍部102,所 述第一鳍部101和第二鳍部102的宽度相同。
[0035] 所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导 体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶 硅。
[0036] 所述半导体衬底100包括第一区域I和第二区域II，所述第一区域I用于形成低 工作电压的第一鳍式场效应晶体管，所述第二区域II用于形成高工作电压的第二鳍式场 效应晶体管。所述第一区域I和第二区域II可以相邻或不相邻，本实施例中，所述第一区 域I和第二区域II为相邻区域。
[0037] 本实施例中，通过刻蚀半导体衬底100形成所述第一鳍部101和第二鳍部102。在 本发明的其他实施例中，所述第一鳍部101和第二鳍部102可以通过外延工艺形成。所述 第一鳍部101和第二鳍部102中根据形成的鳍式场效应晶体管的类型不同可以掺杂有不同 类型的杂质离子，所述杂质离子的类型与晶体管的类型相反。
[0038] 所述第一鳍部101和第二鳍部102的数量大于或等于一个，本实施例中，以两个第 一鳍部101、两个第二鳍部102作为示例。
[0039] 本实施例中，所述第一鳍部101和第二鳍部102的宽度相同。形成所述第一鳍部 101和第二鳍部102的方法包括：采用自对准双重图形工艺，在所述半导体衬底100表面 形成若干掩膜图形，所述掩膜图形的宽度相同；以所述掩膜图形为掩膜，刻蚀所述半导体衬 底，形成所述第一鳍部101和第二鳍部102。
[0040] 请参考图2,在所述半导体衬底100上形成第一介质层200,所述第一介质层200 的表面低于第一鳍部101和第二鳍部102的顶部表面。
[0041] 所述第一介质层200的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所 述第一介质层200作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底 100之间的隔离结构。
[0042] 形成所述第一介质层200的方法包括：采用化学气相沉积工艺或旋涂工艺，在所 述半导体衬底100表面形成介质材料，所述介质材料覆盖第一鳍部101和第二鳍部102 ;对 所述介质材料进行平坦化，形成介质材料层，所述介质材料层的表面与第一鳍部101和第 二鳍部102的顶面齐平；回刻蚀所述介质材料层，形成第一介质层200,使所述第一介质层 200的表面低于第一鳍部101和第二鳍部102的顶面，暴露出第一鳍部101以及第二鳍部 102的顶面和部分侧壁。
[0043] 请参考图3,在所述第一区域I上的第一鳍部101表面形成阻挡层110。
[0044] 形成所述阻挡层110的方法包括：形成覆盖所述第一鳍部101、第二鳍部102以及 第一介质层200的阻挡材料层；在所述第一区域I上形成掩膜层；以所述掩膜层为掩膜，刻 蚀去除第二区域II上的部分阻挡材料层；然后去除所述第一区域I上的掩膜层。所述掩膜 层的材料可以是光刻胶层。所述阻挡层110的材料可以为氮化硅、氧化硅或光刻胶。本实 施例中，所述阻挡层110的材料为氮化硅。
[0045] 在本发明的其他实施例中，也可以直接在所述半导体衬底表面形成光刻胶层后， 对所述光刻胶层进行曝光显影，去除第二区域II上的部分光刻胶层，第一区域I上的部分 光刻胶层作为阻挡层。
[0046] 请参考图4,在所述第二区域II上的第二鳍部102表面形成半导体外延层104,所 述第二鳍部102和半导体外延层104作为第三鳍部103。
[0047] 所述半导体外延层104的材料为硅、锗、锗硅等半导体材料。通过选择性外延工艺 形成所述半导体外延层104,并且所述第一鳍部101表面被阻挡层110覆盖，所以，所述半导 体外延层104只能形成在第二鳍部102高出介质层200上方的部分的侧壁和顶部表面上。
[0048] 本实施例中，所述半导体外延层104的材料为娃，采用选择性外延工艺形成所述 半导体外延层104,其中，所述选择性外延工艺采用的温度是600°C~1100°C，压强为1托~ 500托，硅源气体为SiH 4或SiH2Cl2，还包括HCl气体以及氢气，其中硅源气体HCl的流量均 为Isccm~lOOOsccm，氧气的流量是0· Islm~50slm。
[0049] 所述半导体外延层104的厚度为5()A~20nm，所述半导体外延层104的厚度可 以根据后续在所述第三鳍部103表面形成的第三栅介质层的厚度调整，所述栅介质层的厚 度越大，需要形成的半导体外延层104的厚度越大。
[0050] 形成所述半导体外延层104之后，所述第三鳍部103的宽度大于所述第一鳍部101 的宽度，后续通过氧化工艺在所述第一鳍部101表面形成第一栅介质层，在第三鳍部103表 面形成第三栅介质层，并且所述第三栅介质层的厚度大于所述第一栅介质层的厚度，使得 第三鳍部103表面消耗的半导体材料的厚度大于第一鳍部101表面消耗的半导体材料的厚 度，从而使得最终剩余的第一鳍部的宽度与第三鳍部的宽度接近或相同。
[0051] 请参考图5,去除所述阻挡层110 (请参考图4)。
[0052] 采用湿法刻蚀工艺去除所述阻挡层110,本实施例中，所述阻挡层110的材料为氮 化硅，所以所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
[0053] 在本发明的其他实施例中，根据所述阻挡层110的材料，选择合适的刻蚀溶液。
[0054] 去除所述阻挡层110之后，暴露出所述第一鳍部101的侧壁和顶部表面。
[0055] 请参考图6,对所述第一鳍部101表面进行氧化形成第一栅介质层210,在所述第 三鳍部103表面进行氧化形成第三栅介质层230,所述第三栅介质层230的厚度大于第一栅 介质层210的厚度。
[0056] 形成所述第一栅介质层210和第三栅介质层230的工艺为热氧化工艺。本实施例 中，分别对所述第一鳍部101和第三鳍部103表面进行氧化。
[0057] 所述第一栅介质层210和第三栅介质层230的形