为非器件区域的第一晶圆I的背面设置一电路元件，如电感和/或电容和/或电阻，本发明实施例中，优选以电容进行说明。
[0057]其中，上述电容具体的包括若干材质、结构、面积均相同的金属层和若干绝缘层，金属层与绝缘层在垂直于非器件区域方向上且交替堆叠。另外，非器件区域的第一晶圆I的背面与电容的接触面，以及背离接触面的电容另一面均为金属层，两相邻的金属层间设有该绝缘层6。
[0058]在本发明一可选的实施例中，金属层为2个，绝缘层为I个，以及电容底部金属层作为第一金属层4，电容顶部金属层作为第二金属层5，且该电容(或者说金属层和绝缘层)被上述第三BEOL介质层3完全包覆，当然本领域技术人员可根据工艺需求进行金属层与绝缘层数量的优化，但对本发明并无实质影响。同时，在实际应用中该电容也可根据工艺需求设置在非器件区域第二晶圆2的背面，也可均设置在非器件区域第一晶圆I的背面和非器件区域第二晶圆2的背面，在实际应用中同样适用。
[0059]基于上述结构，本发明的实施例中还涉及到三维集成电路的器件结构的制备方法，具体的，如图3所示:
[0060]步骤S1、提供一正面键合晶圆，该键合晶圆包括第一晶圆I和第二晶圆2。
[0061]为对本发明做出进一步的详解，在一优选的实施例中，第一晶圆I的的背面设置有非器件区域，第二晶圆2的背面未设有非器件区域。
[0062]具体的，第一晶圆I和第二晶圆2的正面进行键合，其中，第一晶圆I包括一第一衬底Ia和一第一 BEOL介质层lb，第二晶圆2包括第二衬底2a与第二 BEOL介质层2b，第二 BEOL介质层2b覆盖第二衬底2a的上表面，第一 BEOL介质层Ib位于第二 BEOL介质层2b之上，且第一衬底Ia覆盖第一 BEOL介质层Ib的上表面。针对图2，第一衬底Ia裸露的上表面即为第一晶圆I的背面。
[0063]步骤S2、在第一衬底Ia的上表面制备一金属层以完全覆盖所述第一衬底Ia的上表面，并采用刻蚀工艺刻蚀该金属层，使其只位于非器件区域的第一晶圆I背面表面，并作为上述第一金属层4即后续所制备的电容的一极板。
[0064]当然本领域技术人员可根据需求只在非器件区域的第二晶圆2的背面制备一金属层或均在非器件区域的第一晶圆I的背面与非器件区域的第二晶圆2的背面制备该金属层。
[0065]步骤S3、继续在第一衬底Ia的上表面沉积一绝缘层6以覆盖所述第一晶圆I背面剩余的表面、第一金属层4的上表面及其侧壁，并采用离子刻蚀工艺刻蚀第一晶圆背面器件区域的绝缘层6，使其只位于第一金属层的上表面。
[0066]进一步的，继续制备上述金属层，并通过刻蚀工艺形成覆盖于绝缘层6上表面的第二金属层5即电容的另一极板。
[0067]因此，上述的第一金属层4、绝缘层6和第二金属层5构成了一个电容。
[0068]步骤S4、重复步骤S3，即继续制备上述绝缘层6以覆盖第二金属5，进一步的制备第三金属层(图中为示出)覆盖该绝缘层6，形成以第二金属层5、绝缘层6和第三金属层构成的另一电容；当然本领域技术人员可根据工艺需求进行循环步骤S3并最终形成若干电容，对本发明并无实质影响。
[0069]进一步的，于第一晶圆I的背面表面制备一第三BEOL介质层3覆盖该第一晶圆I的背面并包覆该电容。
[0070]优选的，上述离子刻蚀工艺为电感親合等离子体(Inductively Coupled Plasma，简称ICP)或者反应离子刻蚀(Reactive 1n Etching，简称RIE)等刻蚀工艺。
[0071]在本发明的实施例中，该电容接触第一晶圆I背面的面积为整个第一晶圆I背面总面积的5%?95% (如5%、50%、85%、90%或95% )，较传统的半导体工艺中的电容器件而言，该电容器件为超大面积电容器件，且因非器件区域的晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。
[0072]因此，还可以通过本发明技术方案在非器件区域的第一晶圆的背面表面和/或非器件区域的第二晶圆的背面表面制备所需要的电路元件，在实际应用中同样适用。
[0073]综上所述，本发明公开了一种三维集成电路的器件结构及其制备方法，通过在非器件区域的晶圆的背面表面设置一电容的电路元件，该电容接触晶圆背面的大部分面积，因此所制备的电容面积相对较大，电容储存电能的容量、内阻等指标可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。
[0074]本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
[0075]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种三维集成电路的器件结构，其特征在于，所述器件结构包括: 键合晶圆，包括正面键合的第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域； 电路元件，设置于所述非器件区域中。2.如权利要求1所述的三维集成电路的器件结构，其特征在于，所述器件结构中: 所述电路元件包括电感和/或电容和/或电阻。3.如权利要求2所述的三维集成电路的器件结构，其特征在于，所述器件结构中: 所述电路元件为电容。4.如权利要求3所述的三维集成电路的器件结构，其特征在于，所述器件结构中: 所述电容包括垂直于所述非器件区域方向上，交替堆叠的若干金属层和若干绝缘层。5.如权利要求3所述的三维集成电路的器件结构，其特征在于，所述器件结构中: 位于所述非器件区域中的第一晶圆的背面和/或位于所述非器件区域中的第二晶圆的背面与所述电容的接触面，以及背离所述接触面的电容另一面均为所述金属层。6.如权利要求1所述的三维集成电路的器件结构，其特征在于，所述器件结构中: 所述第一晶圆包括第一衬底和第一 BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层； 其中，所述第二 BEOL介质层覆盖所述第二衬底的上表面，所述第一 BEOL介质层位于所述第二 BEOL介质层之上，所述第一衬底覆盖所述第一 BEOL介质层的上表面。7.如权利要求1所述的三维集成电路的器件结构，其特征在于，所述器件结构还包括: 第三BEOL介质层，覆盖于所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述电路元件。8.—种三维集成电路的器件结构的制备方法，其特征在于，所述方法包括: 步骤S1、提供一正面键合晶圆，所述键合晶圆包括第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域； 步骤S2、于所述非器件区域的第一晶圆的背面表面和/或所述非器件区域的第二晶圆的背面表面制备一金属层； 步骤S3、制备一绝缘层覆盖所述金属层的表面，并继续制备所述金属层覆盖所述绝缘层的上表面。9.如权利要求8所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中还包括: 步骤S4、重复步骤S3，以形成交替堆叠的若干金属层和若干绝缘层。10.如权利要求9所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中: 所述交替堆叠的若干金属层和若干绝缘层组成一电容结构。11.如权利要求10所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中: 所述电容结构接触所述第一晶圆的背面和/或所述第二晶圆的背面总面积的5%?95%。12.如权利要求8所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法 中: 所述第一晶圆包括第一衬底和第一 BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层； 其中，所述第二 BEOL介质层覆盖所述第二衬底的上表面，所述第一 BEOL介质层位于所述第二 BEOL介质层之上，所述第一衬底覆盖所述第一 BEOL介质层的上表面。13.如权利要求8所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法还包括: 制备一第三BEOL介质层以覆盖所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述金属层和所述绝缘层。
【专利摘要】本发明涉及半导体制造技术领域，尤其涉及一种三维集成电路的器件结构及其制备方法，通过在非器件区域的晶圆的背面表面设置一电容的电路元件，该电容接触晶圆背面的大部分面积，因此所制备的电容面积相对较大，电容储存电能的容量、内阻等指标可以达到器件生产的需求，同时因该晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。
【IPC分类】H01L21/02, H01L23/64, H01L23/522
【公开号】CN105097770
【申请号】CN201510325606
【发明人】朱继锋, 梅绍宁, 鞠韶复
【申请人】武汉新芯集成电路制造有限公司
【公开日】2015年11月25日
【申请日】2015年6月12日