非晶硅整合栅极驱动电路的制作方法
【专利摘要】本发明提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。
【专利说明】非晶硅整合栅极驱动电路
【技术领域】
[0001]本发明涉及一种非晶娃整合栅极驱动电路(Amorphous Silicon Gate,ASG),且特别涉及一种能提高驱动力的非晶硅整合栅极驱动电路。
【背景技术】
[0002]液晶显示器需要栅极驱动电路来驱动每一像素列，以及源极驱动电路来供给每一像素图像数据。而传统的液晶显示器多使用贴附于面板侧边的驱动IC来作为该面板的栅极驱动电路。近年来，因为成熟的制程与低制作成本，非晶硅整合栅极驱动电路(AmorphousSilicon Gate,ASG)技术已经被广泛的应用在主动式液晶显示器上。所谓非晶硅整合栅极驱动电路是指在非晶硅制程中直接整合于面板上的栅极驱动电路，这种技术也被统称为面板上栅极驱动电路技术(Gate On Panel, G0P)。
[0003]随着面板解析度的提高，每一条栅极线的负载也随之增加，因此栅极驱动电路需要具备的更高的驱动力来驱动像素列。再者，为了因应窄边框产品的需求，面板上栅极驱动电路的布局空间受限，要在有限的空间内使栅极驱动电路具有足够的驱动力，也是此技术发展的难题之一。因此，需要一种不需增加电路布局面积即可同时提高驱动力的非晶硅整合栅极驱动电路。
[0004]而非晶硅整合栅极驱动电路的驱动力决定于其输出的栅极脉冲的上升时间与下降时间是否够短。当驱动力不足时，过长的上升时间会压缩到像素的写入时间，过长的下降时间则可能会造成错误的像素数据写入。
【发明内容】
[0005]有鉴于上述的需求与问题点，本发明提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，而该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。
[0006]在上述非晶硅整合栅极驱动电路中，该低电平电压与该第二低电平电压的差不超过该高电平电压与该低电平电压的差的1/2，或者是该低电平电压与该第二低电平电压的差小于10V。而该第二低电平电压的时间长度小于10 μ S。
[0007]本发明也提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号在紧邻电平上升边沿处先由该低电平电压切换至一第二低电平电压再切换至该高电平电压，且在紧邻电平下降边沿处先由该高电平电压切换至一第三低电平电压再切换至该低电平电压，而该第二低电平电压与该第三低电平电压皆低于该低电平电压。
[0008]在上述非晶硅整合栅极驱动电路中，该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差皆不超过该高电平电压与该低电平电压的差的1/2，或者是该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差分别小于IOV。而该第二低电平电压的时间长度以及该第三电平电压的时间长度分别小于10 μs。
[0009]根据本发明一实施例，上述非晶硅整合栅极驱动电路中的该第二低电平电压等于该第三第电平电压。
[0010]根据本发明的非晶硅整合栅极驱动电路，不需增加电路布局面积或改变电路设计，仅改变时钟信号的波形即可有效提高电路的驱动力。
【专利附图】
【附图说明】
[0011]图1是典型的非晶硅整合栅极驱动电路的概略示意图。
[0012]图2是图1所示的非晶硅整合栅极驱动电路中的一个移位寄存器的电路图。
[0013]图3为输入图2所示的移位寄存器的传统的时钟信号波形图。
[0014]图4(a)是输入图2所示的移位寄存器的本发明实施例的时钟信号的波形图；图4(b)对应的输出信号的波形图；图4(c)对应的Pl节点的波形图。
[0015]图5(a)是输入图2所示的移位寄存器的本发明实施例2的时钟信号的波形图；图5(b)对应的输出信号的波形图；图5(c)对应的Pl节点的波形图。
[0016]图6(a)是输入图2所示的移位寄存器的本发明实施例3的时钟信号的波形图；图6(b)对应的输出信号的波形图；图6(c)对应的Pl节点的波形图。
[0017]图7是使用本发明实施例1~3与已知技术的时钟信号对输出信号的上升时间与下降时间的比较图。
[0018]【主要元件符号说明】
[0019]I~移位寄存器；
[0020]10~控制电路；
[0021]20~输出电路；
[0022]Channel I~N~移位寄存器；
[0023]CK> Clock_In、Clock_InR、Clock_InF、Clock_InRF ~时钟信号；
[0024]STV~起始信号；
[0025]VGH~高电平；
[0026]VGL~低电平；
[0027]VGL2~第二低电平；
[0028]VGL3~第三低电平；
[0029]T1、T2、T3 ~晶体管；
[0030]Ce~电容；
[0031]outl~N、0utout_M-l、0utout_M、0utout_M_l ~输出信号；
[0032]P1、Q1、N1、N2、N3 ~节点。
【具体实施方式】
[0033]图1是典型的非晶硅整合栅极驱动电路的概略示意图。如图1所示，非晶硅整合栅极驱动电路包括复数级的移位寄存器Channel I?N，每一个移位寄存器接收时钟信号CK、起始信号、重置信号以及共通的低电平电压VGL。以第一级移位寄存器Channel I为例，其接收起始信号STV后输出一个脉冲的栅极驱动信号out I用以驱动第一像素列。接着，第二级移位寄存器Channel2会接收第一级移位寄存器Channel I的栅极驱动信号out I作为其起始信号，并输出一个脉冲的栅极驱动信号out 2用以驱动第二像素列并重置第一级移位寄存器Channel I。依此类推，N级的移位寄存器Channel I?N依序输出栅极驱动信号out I?out N来驱动第一像素列?第N像素列。在此，需注意的是在不同的电路架构中，起始信号也可由上一级以外的移位寄存器提供，重置信号也由下一级以外的移位寄存器提供，图1仅例示一种非晶硅整合栅极驱动电路的架构。
[0034]图2是图1所示的非晶硅整合栅极驱动电路中的一个移位寄存器的电路图。图3为输入图2所示的移位寄存器的传统的时钟信号波形图。由图3可知，时钟信号Clock_in切换于高电平VGH与低电平VGL的方波信号。回到图2，一个第M级移位寄存器I包括一控制电路10与一连接于控制电路10后端的输出电路20。在图2中，控制电路10以一方块表示，因其内部的电路构造可做多种不同的设计，惟其共通点是接收一时钟信号Clock_in与一起始信号0utout_M-l (当此移位寄存器为第一级时，起始信号为STV)，并具有两个输出端节点Pl与Ql输出信号至输出电路20。输出电路20的基本构造由3个晶体管T1、T2、T3与I个电容Ce组成，其中晶体管Tl为上拉晶体管，用以在此第M级移位寄存器I所连接的第M像素列的选择期间将输出信号0utput_M (即栅极控制信号)提升至高电平VGH。晶体管T2则为下拉晶体管，用以在此第M像素列的非选择期间将输出信号0utput_M下拉至低电平VGL。晶体管T3接收重置信号0utout_M+l，在下一级的移位寄存器输出高电平VGH的栅极控制信号时，将输出信号0utput_M拉低至低电平VGL。
[0035]晶体管Tl连接于时钟信号Clockjn的输入节点NI与输出信号0utput_M的输出节点N2之间，并受到节点Pl的电压控制，将时钟信号Clock_in供给节点N2来提供高电平的栅极驱动信号。晶体管T2连接于输出节点N2与供应低电平电压VGL的节点N3之间，并受到节点Ql的电压控制，将输出端N2放电至低电平VGL使栅极驱动信号处于非选择的状态。晶体管T3连接于节点N2与低电平电源VGL的供应节点N3之间，并受到下一级移位寄存器的输出信号0utput_M+l的控制，而将输出端N2放电至低电平VGL。
[0036]电容Ce连接于晶体管Tl的栅极与源极之间，即节点Pl与节点N2之间。电容Ce用来电容耦合节点Pl与节点N2。由于当晶体管Tl由关闭状态要转为开启状态或由开启状态要转为关闭状态时，晶体管Tl的漏极的时钟信号Clock_in会如后所述地于电平上升边沿前将低电平电压再下降至低于该低电平电压的第二低电平电压后再提升至高电平电压，或于电平下降边沿下降至第二低电平电压后再提升至低电平电压，所以于晶体管Tl为开启状态时，会利用此电容Ce而将节点Pl电平电压提高。另外，当晶体管Tl的栅极与通道间的电容够大，电容Ce也可以被晶体管Tl的等效电容取代而直接省略。
[0037]为了使输出信号的上升时间或下降时间缩短以提高移位寄存器的驱动力，本发明是改变输入移位寄存器的时钟信号的波形来达成目的。图4将说明本发明实施例1的信号波形图。
[0038]图4(a)是输入图2所示的移位寄存器的本发明实施例1的时钟信号的波形图；图4(b)对应的输出信号的波形图；图4((:)对应的Pl节点的波形图。在图4(a)中，时钟信号Clock_inR每一次要从低电平VGL切换为高电平VGH时都会先切换至比低电平VGL更低的第二低电平VGL2。由于时钟信号ClockjnR使上升边沿的电压改变量由(VGH — VGL)增大为(VGH - VGL2)，节点NI的电压改变量增大使得Pl的节点电压通过节点NI与Pl间的寄生电容而拉升到更高的值(即图4(c)中节点Pl的电压更增加了 A V)，晶体管Tl因此产生更大的电流对节点N2充电，有效地缩短了输出信号Output的上升时间。
[0039]此外，因输出信号Output会输出至前级的移位寄存器的晶体管T3以重置前级移位寄存器的输出端节点N2，具有较短的上升时间的输出信号Output会以更快的速度开启晶体管T3，使前级移位寄存器的输出信号更快放电至低电平VGL，故此时钟信号的波形同时也具有缩短下降时间的效果。
[0040]图5将说明本发明实施例2的信号波形图。图5a是输入图2所示的移位寄存器的本发明实施例2的时钟信号的波形图；图5b对应的输出信号的波形图；图5c对应的Pl节点的波形图。在图5a中，时钟信号ClockjnF每一次要从高电平VGH切换为低电平VGL时都会先切换至比低电平VGL更低的第二低电平VGL2。由于时钟信号ClockjnR使下降边沿的电压改变量由(VGH - VGL)增大为(VGH — VGL2)，由于晶体管Tl并不会在节点Pl的信号电平下降边沿瞬间关闭，故节点NI的电压改变量增大能帮助节点N2的电平下拉，有效地缩短了输出信号Output的下降时间。
[0041]图6将说明本发明实施例3的信号波形图。图6a是输入图2所示的移位寄存器的本发明实施例3的时钟信号的波形图；图6b对应的输出信号的波形图；图6c对应的Pl节点的波形图。在图6a中，时钟信号ClockjnRF每一次从低电平VGL切换至高电平VGH以及从高电平VGH切换为低电平VGL时都会先切换至比低电平VGL更低的第二低电平VGL2。
[0042]首先，时钟信号Clock_inRF上升边沿的电压改变量增大，如实施例1所述会使节点Pl的电压拉升至更高的值，使晶体管Tl产生更大的电流对节点N2充电，有效地缩短输出信号Output的上升时间。并且因输出信号Output会反馈至前级移位寄存器，故能同时缩短下降时间。而时钟信号Clock_inRF下降边沿的电压改变量增大，如实施例2所述能帮助节点N2的电平下拉，有效地缩短了输出信号Output的下降时间。
[0043]在上述实施例1?3当中，非晶硅整合栅极驱动电路的时钟信号依面板的设计，高电平VGH—般在15?25V之间，低电平在-5?-1OV之间。而第二低电平VGL2则最好比低电平VGL低不超过10V。也就是说，低电平VGL与第二低电平VGL2的差不要超过高电平VGH与低电平VGL的差的1/2，更佳的是在1/3以下，因为过低的第二低电平VGL2会造成功耗的增加。此外，第二低电平VGL2时间宽度小于IOii S，更佳的是小于5 ii S，因为时间过长的第二低电平VGL2不但会增加功耗也可能造成不合乎需求的输出信号。
[0044]另外，在实施例3中，虽揭露时钟信号ClockjnRF的上升边沿与下降边沿皆紧邻着相同的第二低电平，但上升边沿与下降边沿也可以分别紧邻着不同的第二低电平VGL2与第三低电平VGL3，然而两者都必须比低电平VGL低，且具备如上所述大小及时间长度的限制。
[0045]图7是使用本发明实施例1?3与已知技术的时钟信号对输出信号的上升时间与下降时间的比较图。在图7中，是使用5英寸解析度为640XRGBX960的面板来进行模拟。首先使用正常的时钟信号Clock_in，分别计算出其上升时间与下降时间。当使用实施例I上升边沿紧邻第二低电平的时钟信号Clock_inR时，上升时间减少20.9%，下降时间减少3% ;当使用实施例2下降边沿紧邻第二低电平的时钟信号Clock_inF时，下降时间减少31.2%;当使用实施例3上升边沿与下降边沿皆紧邻第二低电平的时钟信号Clock_inRF时,上升时间减少18.3%，下降时间减少36.5%。
[0046]另外，由于增加时钟信号切换的电平会提高耗电，但由图7中可知，耗电最高的实施例3的时钟信号ClockjnRF相对于正常的时钟信号Clockjn也仅增加9%，故在大幅提升非晶硅整合栅极驱动电路驱动力的优点下，少许的功耗增加可被接受。
[0047]根据本发明上述各实施例，本发明的非晶硅整合栅极驱动电路不需增加电路布局面积或改变电路设计，仅改变时钟信号的波形即可有效提高电路的驱动力。因此本发明可以应用于各种架构的面板上栅极驱动电路技术，而不限定于特定架构的栅极驱动电路。
[0048]虽本发明以上述实施例来说明，但并不限于此。更进一步地说，在本领域技术人员不脱离本发明的概念与同等范围之下，权利要求书的范围必须广泛地解释以包括本发明实施例及其他变形。
【权利要求】
1.一种非晶娃整合栅极驱动电路,包括多个移位寄存器,每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，而该时钟信号切换于一高电平电压与一低电平电压之间； 其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。
2.如权利要求1所述的非晶硅整合栅极驱动电路，其中该低电平电压与该第二低电平电压的差不超过该高电平电压与该低电平电压的差的1/2。
3.如权利要求1所述的非晶硅整合栅极驱动电路，其中该低电平电压与该第二低电平电压的差小于10V。
4.如权利要求1所述的非晶硅整合栅极驱动电路，其中该第二低电平电压的时间长度小于10 μ So
5.—种非晶娃整合栅极驱动电路,包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间， 其中该时钟信号在紧邻电平上升边沿处先由该低电平电压切换至一第二低电平电压再切换至该高电平电压，且在紧邻电平下降边沿处先由该高电平电压切换至一第三低电平电压再切换至该低电平电压， 其中该第二低电平电压与该第三低电平电压皆低于该低电平电压。
6.如权利要求5所述的非晶硅整合栅极驱动电路，其中该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差皆不超过该高电平电压与该低电平电压的差的1/2。
7.如权利要求5所述的非晶硅整合栅极驱动电路，其中该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差分别小于IOV。
8.如权利要求5所述的非晶硅整合栅极驱动电路，其中该第二低电平电压的时间长度以及该第三电平电压的时间长度分别小于10 μ S。
9.如权利要求5至8项任一所述的非晶硅整合栅极驱动电路，其中该第二低电平电压等于该第三第电平电压。
【文档编号】G09G3/36GK103514843SQ201210214875
【公开日】2014年1月15日 申请日期:2012年6月25日 优先权日:2012年6月25日
【发明者】黄筑琳, 江建学 申请人:群康科技(深圳)有限公司, 奇美电子股份有限公司