栅极驱动电路及具有该栅极驱动电路的显示装置制造方法

栅极驱动电路及具有该栅极驱动电路的显示装置制造方法
【专利摘要】本发明公开了栅极驱动电路及具有该栅极驱动电路的显示装置。其中，显示装置包括栅极驱动电路，其被配置为包括彼此接连连接的多个级。多个级中的第i级包括输出晶体管和控制部。控制部中包括的至少一个控制晶体管包括：第一控制电极，开关控制信号施加至该第一控制电极；以及第二控制电极，设置有第二控制电极的层不同于设置第一控制电极的层，参考电压施加至该第二控制电极。
【专利说明】栅极驱动电路及具有该栅极驱动电路的显示装置
[0001]相关申请的交叉引用
[0002]本申请要求于2012年8月22日提交的韩国专利申请第10-2012-0091914号的优先权和权益，为了所有目的通过引用将其全部内容结合于本文中。
【技术领域】
[0003]本发明的示例性实施方式涉及栅极驱动电路和具有该栅极驱动电路的显示装置。更具体地，本发明示例性实施方式涉及具有优良驱动特性的栅极驱动电路以及具有改善的显示质量的显示装置。
【背景技术】
[0004]显示装置可包括栅极线、数据线和连接至栅极线和数据线的像素。显示装置还可包括按顺序施加栅极信号至栅极线的栅极驱动电路和施加数据信号至数据线的数据驱动电路。
[0005]栅极驱动电路可包括移位寄存器，该移位寄存器中各个级彼此接连连接。每个级可包括彼此连接的晶体管以施加栅电压至对应级。

【发明内容】

[0006]本发明的示例性实施方式提供能够防止栅极信号延迟的栅极驱动电路。
[0007]本发明的示例性实施方式还提供能够防止水平线被看到的显示装置。
[0008]将在随后的描述中阐述本发明的其他特征，其中部分将通过描述变得明显，或可通过本发明的实施而被获知。
[0009]本发明的示例性实施方式公开了一种包括多个级的栅极驱动电路，输出栅极信号的每个级彼此接连连接。
[0010]多个级中的第i级(i是等于或大于2的整数)包括:输出晶体管，其包括连接至第一节点的控制电极并接收时钟信号以输出第i级的栅极信号，其中第一节点具有通过来自第i级的前级的控制信号增加的电位；以及控制部，包括至少一个控制晶体管并控制输出晶体管的接通和断开，该至少一个控制晶体管包括连接至第一节点的输出电极。控制晶体管包括第一控制电极和第二控制电极，设置有第一控制电极的层与设置有第二控制电极的层不同。第一控制电极被配置为接收开关控制信号，第二控制电极被配置为接收具有恒定电压电平的参考电压。
[0011]本发明的示例性实施方式还公开了一种显示装置，包括显示面板、数据驱动电路以及栅极驱动电路。显示面板包括多条栅极线；多条数据线，在与栅极线交叉的同时与栅极线绝缘；以及多个像素，分别连接至栅极线中的对应栅极线和数据线中的对应数据线。
[0012]数据驱动电路施加数据信号至数据线，栅极驱动电路包括彼此接连连接的多个级以对栅极线施加栅极信号。
[0013]多个级中的第i级(i是等于或大于2的整数)包括输出晶体管和控制部。[0014]输出晶体管接收时钟信号以输出第i栅极信号。输出晶体管包括连接至第一节点的控制电极，该第一节点具有通过来自第i级的前级的控制信号增加的电位。前级是第n-1级。
[0015]控制部包括至少一个控制晶体管并控制第一输出晶体管和第二输出晶体管的接通和断开，该至少一个控制晶体管包括连接至第一节点的输出电极。
[0016]控制晶体管包括第一控制电极和第二控制电极，设置有第二控制电极的层不同于设置有第一控制电极的层。第一控制电极被配置为接收开关控制信号，第二控制电极被配置为接收参考电压。
[0017]应理解，上面的综述和随后的详述均是示例性和说明性的，并意在提供对所要求保护的本发明的进一步说明。
【专利附图】

【附图说明】
[0018]所包括的附图用于提供对本发明的进一步理解，并且结合于本说明书并组成本说明书的一部分，附图示出本发明的实施方式并与说明书一起用于说明本发明的原理。
[0019]图1是示出根据本发明的示例性实施方式的显示装置的框图。
[0020]图2是根据本发明示例性实施方式的像素的等效电路图。
[0021]图3是根据本发明示例性实施方式的像素的截面图。
[0022]图4是根据本发明示例性实施方式的栅极驱动电路的框图。
[0023]图5是图4所示的级中的第i级的电路图。
[0024]图6是图5所示的第i级的输入信号和输出信号的波形图。
[0025]图7是示出施加至第i级的时钟信号和从第i级输出的栅极信号的示图。
[0026]图8A和图SB是示出薄膜晶体管的扭结电流和栅源电压之间的关系以解释带间隧穿现象的示图。
[0027]图9A和图9B是示出薄膜晶体管的扭结电流和漏源电压之间的关系以解释带间隧穿现象的示图。
[0028]图10是示出图5所示的第i级的部分的布局的平面图。
[0029]图11是沿图10的线1-1’截取的截面图。
【具体实施方式】
[0030]下文中，将参照示出本发明实施方式的附图更完整地描述本发明。然而，本发明可以以多种不同的形式实施并不应解释为仅限于本文所阐述的实施方式。相反，提供这些实施方式以使本公开更完整，并将本发明的范围完整地传达给本领域技术人员。在附图中，为了清楚起见，将层和区域的尺寸和相对尺寸放大。图中相同的参考标号指示相同的元件。
[0031]将理解到，当提及元件或层为“在另一元件或层上”、“连接至”或“耦接至”另一元件或层时，其可以是“直接在另一元件或层上”、“连接至”或“耦接至”另一元件或层，或可以存在中间元件或层。相比之下，当提及一个元件“直接在另一元件上”、“直接连接至”或“直接耦接至”另一元件或层时，其间不存在中间元件或层。应理解，出于本公开的意图，“X、Y和Z中的至少一个”可被解释为仅X、仅Y、仅Z、或X、Y和Z中两个以上项目的任意组合(例如，ΧΥΖ、ΧΥΥ、ΥΖ、ΖΖ)。如本文所使用的，术语“和/或”、“并且/或者”包括相关所列项目中的一项或多项的任意一个和所有组合。
[0032]应理解，尽管本文中使用的术语第一、第二等用于描述多种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层和/或部分与另一区域、层或部分区别开。因此，在不背离本发明的教导的前提下，下述讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分。
[0033]为了便于描述，本文中所使用的诸如“在…之下”、“在…下面”、“下部”、“在…上面”、“上部”等这样的空间相对关系术语来描述如图中所示的一个元件或特征与另一元件或特征的关系。应理解，除了图中所示的方向外，空间相对关系术语意在包括使用中或操作中的装置的不同方向。例如，如果图中的装置被倒置，那么被描述为“在其他元件或特征的下面”或“在其他元件或特征之下”的元件将被定位为“在该其他元件或特征的上面”。因此，示例性术语“在…下面”可包括上和下两个方位。装置可以其他方式设置(旋转90度或位于其他方位)，对应地解释本文所用的空间相对关系描述符。
[0034]本文所用的术语仅出于描述【具体实施方式】的目的，并不意在限制本发明。如本文所用，除上下文中清楚地指示之外，单数形式“一(a)”、“一(an)”和“该(the)”意在也包括复数形式。应进一步理解，术语“包括”和/或“包含”当用于本说明书时，用于指示指定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他特征、整数、步骤、操作、元件、部件和/或其组的存在或附加。
[0035]除非另有规定，否则本文所用的所有术语(包括技术和科技术语)具有与本发明所属【技术领域】技术人员通常理解的相同的含义。应进一步理解，除本文明确定义之外，诸如在通常使用的字典中定义的那些术语，应被解释为具有与相关技术背景下的含义相一致的含义，而不应以理想化或过于正式化的方式解释。
[0036]下文中，将参照附图详细说明本发明。
[0037]图1是示出根据本发明示例性实施方式的显示装置的框图。
[0038]参照图1，显示装置包括显示面板DP、栅极驱动电路100、数据驱动电路200以及电路基板300。
[0039]诸如液晶显示面板、有机发光显示面板、电泳显示面板、电湿润显示面板等这样的多种显示面板可用作显示面板DP。在本示例性实施方式中，液晶显示面板将被描述为显示面板DP。同时，在图1中，略去了光学膜(例如偏光膜)。
[0040]显示面板DP包括第一基板DS1、与第一基板DSl空间间隔开的第二基板DS2以及介于第一基板DSl和第二基板DS2之间的液晶层(未不出)。显不面板DP被分为其中排列有多个像素PXll~PXnm的显示区以及围绕在显示区DA周围的非显示区NDA。
[0041]第一基板DSl包括多条栅极线GLl~GLn以及与栅极线GLl~GLn交叉并设置在其上的多条数据线DLl~DLm。图1示出栅极线GLl~GLn的部分和数据线DLl~DLm的部分。
[0042]栅极线GLl~GLn连接至栅极驱动电路100，以根据各种驱动方式接收栅极信号。数据线DLl~DLm连接至数据驱动电路200，以接收模拟形式的数据信号(或数据电压)。
[0043]像素PXl I~PXnm中的每一个连接至栅极线GLl~GLn中的对应栅极线和数据线DLl~DLm中的对应数据线。[0044]栅极驱动电路100与像素PXll?PXnm可通过薄膜工艺基本同时形成。例如，栅极驱动电路100可以以非晶硅TFT栅极驱动电路(ASG)的方式安装在非显示区NDA上。
[0045]参照图1，栅极驱动电路100被设置为与栅极线GLl和GLn的左端相邻，但位置不应限制于此或不应由此来限制。尽管图1中未示出，但显示装置可包括两个栅极驱动电路100。在该情况中，两个栅极驱动电路100中的一个连接至栅极线GLl?GLn的左端，两个栅极驱动电路100的另一个(未示出)连接至栅极线GLl?GLn的右端。此外，两个栅极驱动电路100中的一个可连接至栅极线GLl?GLn中的奇数栅极线，两个栅极驱动电路100中的另一个可连接至栅极线GLl?GLn中的偶数栅极线。此外，栅极驱动电路100无需整体形成在显示面板DP上。例如，其可被形成为连接至显示面板的集成电路。
[0046]数据驱动电路200从安装在电路基板300上的定时控制器(未示出)接收数据信号，并生成对应于该数据信号的模拟数据信号。
[0047]数据驱动电路200包括驱动芯片210和其上安装有驱动芯片210的柔性印刷电路板220。可设置多个驱动芯片210和柔性印刷电路板220。柔性印刷电路板220电连接在电路基板300和第一基板DSl之间。驱动芯片210中的每一个将数据信号施加至数据线DLl?DLm中的对应数据线。
[0048]图1示出了由带载封装配置的数据驱动电路200，但不应局限于带载封装。S卩，数据驱动电路200可通过玻璃上覆晶方法安装在第一基板DSl上。
[0049]图2是示出根据本发明示例性实施方式的像素PXij的等效电路图。图1中示出的像素PX11?PXnm中的每一个具有图2所示的等效电路图。
[0050]参照图2，像素PXij包括薄膜晶体管TR、液晶电容器Clc以及存储电容器Cst。薄膜晶体管TR电连接至第i条栅极线GLi和第j条数据线DLj。薄膜晶体管TR响应于从第i条栅极线GLi提供的栅极信号，输出从第j条数据线DLj提供的数据信号。
[0051]利用与从第j条数据线DLj输出的数据信号对应的电压对液晶电容器Clc充电。液晶层(未示出)的液晶指向矢根据液晶电容器Clc中所充的电荷量而改变。液晶层根据液晶指向矢的排列来阻挡或透过入射至液晶层的光。
[0052]存储电容器Cst并联连接至液晶电容器Clc。存储电容器Cst将液晶指向矢的排列保持一预定时段。
[0053]图3是根据本发明示例性实施方式的像素PXij的截面图。
[0054]参照图3，薄膜晶体管TR包括连接至第i条栅极线GLi的栅电极GE、与栅电极GE重叠的有源层AL、连接至第j条数据线DLj的源电极SE以及与源电极SE间隔开的漏电极
DE0
[0055]第i条栅极线GLi和存储线STL设置在第一基板DSl的表面上。栅电极GE从第i条栅极线GLi分支。第一绝缘层12设置在第一基板DSl上以覆盖栅电极GE和存储线STL。
[0056]有源层AL设置在第一绝缘层12上，以与栅电极GE重叠。有源层AL包括半导体层和欧姆接触层(未示出)。漏电极DE和源电极SE设置在有源层AL上。漏电极DE和源电极SE中的每一个与有源层AL部分重叠。
[0057]第二绝缘层14设置在第一绝缘层12上，以覆盖有源层AL、漏电极DE和源电极SE。像素电极PE设置在第二绝缘层14上。像素电极PE经由穿过第二绝缘层14形成的接触孔CH14电连接至漏电极DE。第三绝缘层16设置在第二绝缘层14上，以覆盖像素电极PE。[0058]滤色层CF设置在第二基板DS2上。公共电极CE设置在滤色层CF上。公共电压施加在公共电极CE上。
[0059]彼此面对同时其间介入有液晶层LCL的像素电极PE和公共电极CE形成液晶电容器Clc。像素电极PE接收与数据信号对应的像素电压。像素电压的电平不同于公共电压的电平。根据像素电压和公共电压使液晶电容器Clc充电有电荷。
[0060]此外，彼此面对同时其间介入有第一绝缘层12和第二绝缘层14的像素电极PE和存储线STL形成存储电容器Cst。存储线STL接收不同于像素电压的存储电压。根据像素电压和存储电压使存储电容器Cst充电有电荷。
[0061]另一方面，替代图3中所示的像素PXij的结构，滤色层CF或公共电极CE可设置在第一基板DSl上。
[0062]图4是示出根据本发明示例性实施方式的栅极驱动电路的框图。
[0063]参照图4，栅极驱动电路100包括彼此接连连接的多个级SRCl?SRCn。级SRCl?SRCn形成一个移位寄存器。
[0064]级SRCl?SRCn分别连接至栅极线GLl?GLn。即，级SRCl?SRCn分别向栅极线GLl?GLn施加栅极信号。
[0065]级SRCl?SRCn中的每一个包括输入端IN、时钟端CK、第一电压输入端V1、第二电压输入端V2和第三电压输入端V3、第一控制端CTl和第二控制端CT2、输出端OUT和进位端(carry terminal) CR。
[0066]级SRCl?SRCn中的每一个的进位端CR电连接至下一级的输入端IN。级SRCl?SRCn中的每一个的输入端IN从前级接收进位信号。第i级的输入端IN (未示出)电连接至第(1-Ι)级的进位端CR。“i”是大于一(I)并小于“η”的整数。如图4所示，第二级SRC2和第三级SRC3的输入端IN分别从第一级SRCl和第二级SRC2接收进位信号CR。在多个级SRCl?SRCn之中，第一级SRCl的输入端IN接收启动栅极驱动电路100操作的启动信号STV而不是前级的进位信号。
[0067]级SRCl?SRCn的配置不应仅限于上面提到的配置。即，第i级的输入端IN可电连接至第(1-Ι)级的进位端、第(i_2)级的进位端或第(i_3)级的进位端。例如，第二级SRC2可接收不同于施加至第一级SRCl的启动信号的启动信号，第三级SRC3的输入端IN可接收第一级SRCl的进位信号。
[0068]级SRCl?SRCn中的每一级的第一控制端CTl电连接至下一级的输出端0UT，以接收下一级的栅极信号。级SRCl?SRCn中的每一级的第二控制端CT2电连接至下一级所向下连接的级的输出端0UT，以接收下一级所向下连接的级的栅极信号。
[0069]第i级的第一控制端CTl电连接至第(i+Ι)级的输出端0UT，第i级的第二控制端CT2电连接至第(i+2)级的输出端OUT。如图4所示，第一级SRCl的第一控制端CTl电连接至第二级SRC2的输出端0UT，第一级SRCl的第二控制端CT2电连接至第三级SRC3的输出端OUT。
[0070]级SRCl?SRCn中的最后一级SRCn的第一控制端CTl和第二控制端CT2从伪级(dummy stage)(未示出)接收与栅极信号对应的信号。伪级不连接至栅极线GLl?GLn。
[0071]级SRCl?SRCn的配置不限于上面提到的配置。即，第i级的第一控制端CTl可电连接至第i级之后的级中的任一级的输出端OUT。此外，第i级的第二控制端CT2可电连接至向第i级的第一控制端CTl施加栅极信号的级之后的级中的任一级的输出端OUT。
[0072]此外，栅极驱动电路100的连接关系不限于图4所示的连接关系。
[0073]代替图4中所示的布置，级SRCl?SRCn的输入端IN可代替为分别从之前的级的输出端OUT接收栅极信号。即，施加至级SRCl?SRCn的输入端IN的进位信号或栅极信号用作用于控制级SRCl?SRCn的操作的控制信号。
[0074]此外，级SRCl?SRCn中的每一级的第一控制端CTl可电连接至下一级的进位端CR，以代替下一级的输出端0UT，而从下一级的进位端CR接收进位信号。级SRCl?SRCn中的每一级的第二控制端CT2可电连接至下一级所向下连接的级的进位端CR。级SRCl?SRCn中的每一级的第二控制端CT2从下一级所向下连接的级接收进位信号。
[0075]在级SRCl?SRCn之中，奇数级SRCl和SRC3接收具有与施加至偶数级SRC2和SRCn的信号的相位相反的相位的信号。奇数级SRCl和SRC3的时钟端CK接收时钟信号CKV,偶数级SRC2和SRCn的时钟端CK接收时钟条信号CKVB。
[0076]第一电压VSSl (或第一低电压)施加至级SRCl?SRCn中的每一级的第一电压输入端VI，低于第一电压VSSl的第二电压VSS2 (或第二低电压)施加至级SRCl?SRCn中的每一级的第二电压输入端V2。第一电压VSSl可以是接地电压或负(-)电压。例如，第一电压VSSl可约为-6伏，第二电压VSS2可约为-10伏。
[0077]第三电压Vref施加至级SRCl?SRCn中的每一级的第三电压输入端V3。第三电压Vref用作具有恒定正(+ )电平的参考电压(或偏置电压)。例如，第三电压Vref可具有范围约为零(O)伏?约15伏、或范围约为5伏?约7伏的电压电平。
[0078]根据另一示例性实施方式，第三电压Vref可具有与施加至公共电极CE的公共电压相同的电平。即，第三电压Vref可以是与公共电压相同的电压。根据另一示例性实施方式，第三电压Vref可具有与施加至存储线STL的存储电压相同的电平。换句话说，第三电压Vref可以是与存储电压相同的电压。
[0079]SRCl?SRCn中的每一级的输出端OUT连接至栅极线GLl?GLn中的对应栅极线。因此，从输出端OUT输出的栅极信号施加至对应栅极线。
[0080]多个放电晶体管NT_D1?NT_Dn分别连接至栅极线GLl?GLn的右端。放电晶体管NT_D1?NT_Dn中的每一个包括连接至对应栅极线的下一条栅极线的控制电极、施加有第一电压VSSl的输入电极以及连接至对应栅极线的输出电极。因此，放电晶体管NT_D1?NT_Dn中的每一个响应施加至下一条栅极线的下一栅极信号将对应栅极线的栅极信号放电至第一电压VSS1。
[0081]图5是图4所示的第i级的电路图，图6是图5所示的第i级的输入和输出信号的波形图。图4所示的级SRCl?SRCn中的每一级可具有图5所示的相同电路配置。
[0082]参照图5，第i级SRCi包括第一输出部111、第二输出部112和控制部113。此外，第i级SRCi包括第一下拉部114-1、第二下拉部114-2、保持部115、开关部116以及稳压部(stabilization part) 117。
[0083]第一输出部111将栅极信号GSi施加至第i条栅极线(未示出)，第二输出部112施加进位信号CRSi至第i+Ι级。
[0084]控制部113控制第一输出部111和第二输出部112的操作。控制部113响应来自第(1-Ι)级的进位信号CRSp1接通第一输出部111和第二输出部112，响应来自第(i+Ι)级的栅极信号GSi+1断开第一输出部111和第二输出部112。
[0085]第一下拉部114-1将输出端OUT的电位下拉到第一电压VSS1，第二下拉部114_2将进位端CR的电位下拉至第二电压VSS2。
[0086]保持部115在第一输出部111断开时段Poff期间，将栅极信号GSi保持在第一电压VSSl，并在第一输出部111断开时段Poff期间，将进位信号CRSi保持在第二电压VSS2。
[0087]开关部116控制保持部115的操作。即，开关部116接通或断开保持部115。开关部116施加开关控制信号至第二节点NA，以接通或断开保持部115。这里，第二节点NA指示开关部116的输出端，该输出端连接至保持部115的控制端。
[0088]下文中，将参照图5和图6详细描述第i级SRCi的配置。
[0089]第一输出部111包括第一输出晶体管NTl。第一输出晶体管NTl包括:输入电极；控制电极，连接至控制部113的控制电极；以及输出电极，输出栅极信号GSi，其中，时钟信号CKV施加至输入电极。第一输出晶体管NTl的控制电极连接至用作控制部113的输出端的第一节点NQ。
[0090]第二输出部112包括第二输出晶体管NT2。第二输出晶体管NT2包括:输入电极；控制电极，连接至第一输出晶体管NTl的控制电极；以及输出电极，输出进位信号CRSi,其中，时钟信号CKV施加至输入电极。
[0091]控制部113包括第一控制晶体管NT3、第二控制晶体管NT4和第三控制晶体管NT5、第一电容器Cl以及第二电容器C2。第一控制晶体管NT3和第二控制晶体管NT4中的每一个均包括第一控制电极和第二控制电极，并且设置有第一控制电极的层不同于设置有第二控制电极的层。
[0092]第一控制晶体管NT3包括第一控制电极和输入电极，该输入电极一般接收第(1-Ι)级的进位信号CRSi+第(i_l)级的进位信号CRSp1用作第一控制晶体管NT3的开关控制信号。此外，第一控制晶体管NT3包括通过第一节点NQ连接至第一输出晶体管NTl和第二输出晶体管NT2的控制电极的输出电极。
[0093]第二控制晶体管NT4包括:输出电极，其连接至第一节点NQ ;第一控制电极；以及输入电极，其中，第(i+Ι)级的栅极信号GSi+1施加至第一控制电极。
[0094]第三控制晶体管NT5包括控制电极和输出电极，该输出电极一般连接至第二控制晶体管NT4的输入电极以作为二极管。此外，第三控制晶体管NT5包括连接至第二电压输入端V2的输入电极，该第二电压输入端V2被配置为接收第二电压VSS2。第三控制晶体管NT5可省略。当第三控制晶体管NT5被省略时，第二控制晶体管NT4的输入电极连接至第二电压输入端V2以直接接收第二电压VSS2。
[0095]第一电容器Cl连接在第一输出晶体管NTl的控制电极和输出电极之间,第二电容器C2连接在第二输出晶体管NT2的控制电极和输出电极之间。
[0096]当第一控制晶体管NT3响应第(1-Ι)级的进位信号CRSh而接通时，第一节点NQ的电位增加至第一高压VQl，第一输出晶体管NTl和第二输出晶体管NT2接通。
[0097]当第(1-Ι)级的进位信号CRSp1通过晶体管NT3的接通而施加至第一节点NQ时，第一电容器Cl被充电。那么，第一输出晶体管NTl被升压接通(boot strapped)。即连接至第一输出晶体管NTl的控制电极的第一节点NQ从第一高压VQl增加至第二高压VQ2。
[0098]当第二控制晶体管NT4和第三控制晶体管NT5响应第(i+Ι)级的栅极信号GSi+1而接通时，第一节点NQ的电位降低。在这种情况下，由于第三控制晶体管NT5，使得第一节点NQ的电位稍高于第二电压VSS2。当第一节点NQ的电位降低时，连接至第一节点NQ的第一输出晶体管NTl和第二输出晶体管NT2断开。
[0099]第一下拉部114-1包括第一下拉晶体管NT6，以及第二下拉部114_2包括第二下拉晶体管NT7。
[0100]第一下拉晶体管NT6包括:输出电极，连接至第一输出晶体管NTl的输出电极；控制电极，被配置为接收第(i+Ι)级的栅极信号GSi+1 ；以及输入电极，连接至第一电压输入端VI。
[0101 ] 第一下拉晶体管NT6响应第(i+Ι)级的栅极信号GSi+1将输出端OUT的电位下拉至第一电压VSS1。
[0102]第二下拉晶体管NT7包括:控制电极，被配置为接收第(i+Ι)级的栅极信号GSi+1 ；输入电极，连接至第二电压输入端V2 ;以及输出电极。第二下拉晶体管NT7的输出电极连接至随后将描述的第二开关晶体管和第三开关晶体管的控制电极。此外，第二下拉晶体管NT7的输出电极电连接至第二输出晶体管NT2的输出电极。第二下拉晶体管NT7被省略。
[0103]第二下拉晶体管NT7响应第(i+Ι)级的栅极信号GSi+1将进位端CR的电位下拉至第二电压VSS2。
[0104]保持部115包括第一保持晶体管NT8和第二保持晶体管NT9。在第一输出晶体管NTl断开时段期间，第一保持晶体管NT8将输出端OUT的电位保持在第一电压VSSl，在第二输出晶体管NT2断开时段期间，第二保持晶体管NT9将进位端CR的电位保持在第二电压VSS2。
[0105]具体地，第一保持晶体管NT8包括:输出电极，连接至第一输出晶体管NTl的输出电极；控制电极，连接至第二节点NA;以及输入电极，连接至第一电压输入端VI。第二保持晶体管NT9包括:输出电极，连接至第二输出晶体管NT2的输出电极；控制电极，连接至第二节点NA ;以及输入电极，连接至第二电压输入端V2。
[0106]开关部116包括第一开关晶体管NT10、第二开关晶体管NT11、第三开关晶体管NT12、第四开关晶体管NT13和第五开关晶体管NT14以及第三电容器C3和第四电容器C4。
[0107]在第一输出部111的接通时段Pon期间，开关部116响应第i_l级(未示出)的进位信号CRSp1，施加第二电压VSS2至第二节点NA。保持部115响应第二电压VSS2而断开。之后，开关部116响应时钟信号CKV，将第一电压VSSl施加至第二节点NA。保持部115响应第一电压VSSl而保持在断开阶段。
[0108]在第一输出部111的断开时段Poff期间，开关部116将与时钟信号CKV对应的电压施加至第二节点NA。即，在第一输出部111的断开时段Poff期间，第一电压VSSl和第三高压VDD被交替地施加至第二节点NA。当在第一输出部111的断开时段Poff期间，将第三高压VDD施加至第二节点NA时，保持部115被接通。
[0109]第一开关晶体管NTlO包括:输出电极，连接至第二节点NA ;控制电极，被配置为接收第(1-Ι)级的进位信号CRSh ;以及输入电极，连接至第二电压输入端V2。
[0110]第二开关晶体管NTll包括:输出电极，连接至第一保持晶体管NT8的控制电极；控制电极，被配置为从第二输出部112接收进位信号CRSi ;以及输入电极，连接至第一电压输入端VI。此外，第二开关晶体管NTll的控制电极电连接至第二下拉晶体管NT7的输出电极。
[0111]第三开关晶体管NT12包括:控制电极，连接至第二下拉晶体管NT7的输出电极；输入电极，连接至第一电压输入端Vl ;以及输出电极。
[0112]第四开关晶体管NT13包括输入电极和控制电极，两者均接收时钟信号CKV。第四开关晶体管NT13包括:输出电极，连接至第三开关晶体管NT12的输出电极。
[0113]第五开关晶体管NT14包括:输入电极，被配置为接收时钟信号CKV;控制电极，连接至第四开关晶体管NT13的输出电极；以及输出电极，连接至第二节点NA。
[0114]第三电容器C3连接在第五开关晶体管NT14的输入电极与第五开关晶体管NT14的控制电极之间，第四电容器C4连接在第四开关晶体管NT13的输出电极与第五开关晶体管NT14的输出电极之间。
[0115]下文中，将详细描述开关部116的操作。
[0116]第一开关晶体管NTlO响应第(1-Ι)级的进位信号CRSp1将第二电压VSS2施加至第二节点NA。
[0117]在第二输出部112的接通时段期间，第二开关晶体管NTll将第一电压VSSl施加至第二节点NA。因此，在第二输出部112的接通时段期间，第一保持晶体管NT8和第二保持晶体管NT9被第一电压VSSl断开。
[0118]在第二输出部112的接通时段期间，第三开关晶体管NT12被接通以将从第四开关晶体管NT13输出的时钟信号CKV降低至第一电压VSSl。因此，可防止时钟信号CKV施加至第二节点NA。这里，第二输出部112的接通时段对应于时钟信号CKV的高时段。
[0119]根据时钟信号CKV，使第三电容器C3和第四电容器C4充电有电压。之后，第五开关晶体管NT14被第三电容器C3和第四电容器C4中的充电电压接通。此外，当第一开关晶体管NT10、第二开关晶体管NTll和第三开关晶体管NT12断开时，第二节点NA的电位被第三电容器C3和第四电容器C4中的充电电压增加。
[0120]当第二节点NA的电位增加时，第一保持晶体管NT8和第二保持晶体管NT9被接通，因此，通过接通第一保持晶体管NT8和第二保持晶体管NT9，输出端OUT和进位端CR分别被保持在第一电压VSSl和第二电压VSS2。
[0121]稳压部117包括第一稳压晶体管NT15和第二稳压晶体管NT16。第一稳压晶体管NT15和第二稳压晶体管NT16中的每一个均包括第一控制电极和第二控制电极，设置有第一控制电极的层不同于设置有第二控制电极的层。
[0122]第一稳压晶体管NT15包括:输入电极，连接至第二电压输入端V2 ;第一控制电极，施加有第(i+2)级的栅极信号GSi+2 ;以及输出电极，连接至第一节点NQ。
[0123]第二稳压晶体管NT16包括:输入电极，连接至第二电压输入端V2 ;第一控制电极，连接至第二节点NA ；以及输出电极,连接至第一节点NQ。
[0124]第一稳压晶体管NT15响应第(i+2)级的栅极信号GSi+2，将第二电压VSS2施加至第一节点NQ。因此，第一节点NQ的电位被第i+2级的栅极信号GSi+2稳压为第二电压VSS2。
[0125]此外，第二稳压晶体管NT16根据第二节点NA的电位而接通或断开。当第二节点NA的电位降低到第一电压VSSl时，第二稳压晶体管NT16断开。当第二节点NA的电位被时钟信号CKV增加时，第二稳压晶体管NT16接通。
[0126]接通的第二稳压晶体管NT16将第一节点NQ的电位降低至第二电压VSS2。因此，在栅极信号GSi的低时段期间,第一节点NQ的电位被第一稳压晶体管NT15和第二稳压晶体管NT16稳定为第二电压VSS2。
[0127]图7是示出施加至第i级的时钟信号和从第i级输出的栅极信号的示图。
[0128]时钟信号CKV包括重复的高时段PH和低时段PL。施加至时钟端CK的时钟信号CKV通过第一输出晶体管NTl输出。输出自输出端OUT的时钟信号CKV是栅极信号GSi。
[0129]图7所示的第一信号GSid、第二信号GSk和第三信号GSd分别指示理想栅极信号、正常栅极信号和延迟栅极信号。第一信号GSid与延迟的时钟信号CKV的高时段PH相同。由于第i级的信号线的RC延迟，第二信号GSk比第一信号GSid稍稍延迟。第三信号GSd比第二信号GSk延迟得多。这是因为第一输出晶体管NTl接通得晚。
[0130]当作为第三信号GSd的栅极信号从第i级施加至第i条栅极线时，连接至第i条栅极线的像素的充电速率慢于连接至其他栅极线的像素的充电速率。这是因为由于第三信号gsd，使得连接至第i条栅极线的像素的晶体管接通得晚。结果，在显示装置上沿着布置有低充电速率的像素的像素行出现水平线。
[0131]此外，第一输出晶体管NTl接通得晚的原因是因为第一输出晶体管NTl的控制端的电位缓慢增加。
[0132]再次参照图5，第一输出晶体管NTl的控制端的电位等于第一节点NQ的电位。如上所述，第一节点NQ的电位被第(1-Ι)级的进位信号CRSp1增加。
[0133]当在连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中发生漏电流时，充电第一节点NQ所需要的时间段(即增加时间)增大。漏电流作为从连接至第一节点NQ的输出电极(或漏电极)流至晶体管NT3、NT4、NT15和NT16中的每一个的输入电极(或源电极)的扭结电流。换句话说，由于连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中的扭结电流，第一节点NQ的电位的增大时间被延迟。
[0134]发生在连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中的扭结电流是由带间隧穿现象引起的。
[0135]图8A和图SB是示出薄膜晶体管的扭结电流和栅源电压Vgs之间的关系以解释带间隧穿现象的示图。图8A是其中未发生带间隧穿现象的薄膜晶体管的扭结电流Ids的模拟图，图8B是其中发生带间隧穿现象的薄膜晶体管的扭结电流Ids的模拟图。图8A和SB中所示的第一到第七曲线Gl?G7中的每一个均具有约10伏到约70伏的漏源电压Vds。
[0136]如图8A所示，当栅源电压Vgs少于零(O)伏时，无论漏源电压Vds为多少，其中未发生带间隧穿的薄膜晶体管中的扭结电流Ids相对低。如图SB所示，当栅源电压Vgs少于零(O)伏时，其中发生带间隧穿的薄膜晶体管的扭结电流Ids随漏源电压Vds增加而增加。
[0137]图9A和图9B是示出薄膜晶体管的扭结电流和漏源电压Vds之间的关系以解释带间隧穿现象的图。图9A是其中未发生带间隧穿现象的薄膜晶体管中的扭结电流Ids的模拟图，图9B是其中发生带间隧穿现象的薄膜晶体管中的扭结电流Ids的模拟图。图9A和9B中所示的第八曲线G8、第九曲线G9和第十曲线GlO分别具有约4伏、零(O)伏和约-4伏的栅源电压。
[0138]如图9A所示，其中未发生带间隧穿的薄膜晶体管中的扭结电流Ids非常低。当栅源电压Vgs等于或少于零(O)伏时，在断开的薄膜晶体管中未出现扭结电流Ids。
[0139]参照图9BV，其中发生带间隧穿的薄膜晶体管的扭结电流Ids大于图9A所示的扭结电流Ids。当栅源电压Vgs等于或少于零(O)伏时，在断开薄膜晶体管中出现扭结电流Ids。如图9B所示，在漏源电压Vds的值等于或大于零(O)伏处，扭结电流Ids开始出现。
[0140]如图8A、图8B、图9A和图9B所示，在连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中出现扭结电流Ids的原因在于带间隧穿现象。在本示例性实施方式中，连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中的带间隧穿现象由施加有参考电压(或偏置电压)的控制电极所控制。
[0141]图10是示出图5所示的第i级的部分的布局的平面图，图11是沿图10的线1-1’截取的截面图。
[0142]参照图10和图11，第i级包括第一导电图案、第二导电图案以及第三导电图案，这些导电图案设置在彼此不同的层上。第一导电图案形成晶体管NT3、NT4、NT15和NT16的第一控制电极。第二导电图案形成晶体管NT3、NT4、NT15和NT16的输入电极和输出电极。
[0143]第一导电图案设置在与像素PXij (参照图3)所包括的晶体管TR的栅电极GE相同的层上。以与像素PXij (参照图3)所包括的晶体管TR的栅电极GE相同的材料用相同的工艺形成第一导电图案。
[0144]第二导电图案设置在与像素PXij (参照图3)中所包括的晶体管TR的源电极SE或漏电极DE相同的层上。以与像素PXij (参照图3)所包括的晶体管TR的源电极SE或漏电极DE相同的材料并用相同的工艺形成第二导电图案。
[0145]第三导电图案设置在与像素PXij (参照图3)中所包括的像素电极PE相同的层上。以与像素PXij (参照图3)所包括的像素电极PE相同的材料并用相同的工艺形成第三导电图案。
[0146]第二导电图案的一部分形成用于使晶体管NT3、NT4、NT15和NT16彼此连接的第一线CL10。此外，第三导电图案的一部分形成第二线CL20。在图10中未示出晶体管NT3、NT4、NT15和NT16的有源层。
[0147]图10中示出的第一线CLlO对应于图5所示的第一节点NQ。第二线CL20将第三电压输入端V3连接至图5中所示的晶体管NT3、NT4、NT15和NT16的第二控制电极GE3-2、GE4-2、GE15-2 和 GEI6-2。
[0148]第一输出晶体管NTl的控制电极GEl连接至第一线CL10。第一输入晶体管NTl的控制电极GEl与第一线CLlO通过第一接触孔CHl和第二接触孔CH2彼此连接。设置在第一接触孔CHl和第二接触孔CH2中以连接第一输出晶体管NTl的控制电级GEl与第一线CLlO的第一连接电极CNEl对应于第三导电图案的一部分。
[0149]第一输出晶体管NTl的输入电极SEl和输出电极DEl与控制电极GEl重叠。第一输出晶体管NTl的输入电极SEl和输出电极DEl设置在相同的层上并彼此间隔开。第一输出晶体管NTl的输出电极DEl连接至第i级的输出端OUT。
[0150]第一电容器Cl的第一电极CEl连接至第一输出晶体管NTl的第一控制电极GEl。第一电容器Cl的第二电极CE2被设置为面向第一电极CEl,同时其间介入有绝缘层。第一电容器Cl的第二电极CE2连接至第一输出晶体管NTl的输出电极DEl。
[0151]第一控制晶体管NT3的第一控制电极GE3-1连接至第i级的输入端IN。第一控制晶体管NT3的第一控制电极GE3-1和第i级的输入端IN通过第三接触孔CH3和第四接触孔CH4彼此连接。设置在第三接触孔CH3和第四接触孔CH4中以连接第一控制晶体管NT3的第一控制电极GE3-1和第i级的输入端IN的第二连接电极CNE2对应于第三导电图案的一部分。
[0152]第一控制晶体管NT3的输入电极SE3连接至第i级的输入端IN。第一控制晶体管NT3的输出电极DE3设置在与输入电极SE3相同的层上并与输入电极SE3间隔开。第一控制晶体管NT3的输出电极DE3连接至第一线CL10。第一控制晶体管NT3的第二控制电极GE3-2连接至第二线CL20。
[0153]第二控制晶体管NT4的第一控制电极GE4-1连接至第i级的第一控制端CTl (参照图5)。第二控制晶体管NT4的输出电极DE4连接至第一线CL10。第二控制晶体管NT4的输入电极SE4设置在与输出电极DE4相同的层上并与输出电极DE4间隔开。第二控制晶体管NT4的第二控制电极GE4-2连接至第二线CL20。
[0154]第一稳压晶体管NT15的第一控制电极GE15-1连接至第i级的第二控制端CT2(参照图5)，第二稳压晶体管NT16的第一控制电极GE16-1连接至第二节点NA(参照图5)。第一稳压晶体管NT15和第二稳压晶体管NT16的输出电极DE15和DE16连接至第一节点NQ(参照图5)。第一稳压晶体管NT15和第二稳压晶体管NT16的输入电极SE15和SE16分别设置在输出电极DE15和DE16上方，并分别与输出电极DE15和DE16间隔开。第一稳压晶体管NT15和第二稳压晶体管NT16的第二控制电极GE15-2和GE16-2连接至第二线CL20。
[0155]图11示出了晶体管NT3、NT4、NT15和NT16中仅第一控制晶体管NT3的截面图，但其他晶体管NT4、NT15和NT16具有与图11所示相同的结构。
[0156]第一控制晶体管NT3的第一控制电极GE3-1设置在第一基板DSl上。第一绝缘层12覆盖第一控制电极GE3-1。
[0157]有源层AL3设置在第一绝缘层12上，以与第一控制电极GE3-1重叠。有源层AL3包括半导体层和欧姆接触层(未不出)。第一控制晶体管NT3的输入电极SE3和输出电极DE3设置在第一绝缘层12上。输入电极SE3和输出电极DE3中的每一个均与有源层AL3部分重叠。
[0158]第二绝缘层14设置在第一绝缘层12上以覆盖有源层AL3、输入电极SE3和输出电极DE3。第一控制晶体管NT3的第二控制电极GE3-2设置在第二绝缘层14上。第三绝缘层16设置在第二绝缘层14上以覆盖第二控制电极GE3-2。
[0159]在施加高输出输入电压(即漏源电压)时，在输出电极DE3中发生扭结电流。在其中输出电极DE3与有源层AL3接触的区域中由于带的快速变化,发生带间隧穿现象。由带间隧穿现象增长的空穴电流引起扭结电流。
[0160]包括第一控制电极GE3-1和第二控制电极GE3-2的第一控制晶体管NT3减少扭结电流。施加至第二控制电极GE3-2的正(+ )偏置电压限制由带间隧穿现象生成的空穴电子对中空穴在输出电极DE3区域中的移动。当正(+ )偏置电压施加至第二控制电极GE3-2时，电子聚集在输出电极DE3区域中，而相比于电子，空穴位于沟道的中央。位于沟道中央的空穴干扰扭结电流的流动。
[0161]如上所述，当在连接至第一节点NQ的晶体管NT3、NT4、NT15和NT16中扭结电流减少时，可防止第一输出晶体管NTl被接通得晚。因此，可防止从级输出的栅极信号延迟。
[0162]对本领域技术人员显而易见的是，在不背离本发明精神和范围的前提下，可对本发明进行多种变形和变化。因此，意旨本发明涵盖在所附权利要求及其等同物的范围内提 供的本发明的变形和变化。
【权利要求】
1.一种栅极驱动电路，包括: 多个级，所述多个级中的每一级被配置为输出栅极信号，所述多个级彼此接连连接，所述多个级中的第i级，其中i是等于或大于2的整数，包括: 输出晶体管，包括连接至第一节点的控制电极，所述第一节点具有被来自所述第i级的前级的控制信号增加的电位，所述输出晶体管被配置为接收时钟信号以输出所述第i级的栅极信号；以及 控制部，包括:至少一个控制晶体管，所述至少一个控制晶体管包括连接至所述第一节点的输出电极，所述控制部被配置为控制所述输出晶体管的接通和断开， 其中，所述至少一个控制晶体管包括:第一控制电极和第二控制电极，设置有所述第一控制电极的层不同于设置有所述第二控制电极的层，以及 其中，所述第一控制电极被配置为接收开关控制信号，并且所述第二控制电极被配置为接收具有恒定电压电平的参考电压。
2.根据权利要求1所述的栅极驱动电路，其中，所述参考电压是正电压。
3.根据权利要求2所述的栅极驱动电路，其中，所述参考电压大于零伏且小于等于15伏。
4.根据权利要求2所述的栅极驱动电路，其中，所述至少一个控制晶体管包括: 有源层，设置在所述第一控制电极上、与所述第一控制电极重叠并与所述第一控制电极绝缘；` 输入电极，设置在所述有源层上并与所述有源层重叠；以及 输出电极，设置在所述有源层上、与所述有源层重叠并与所述输入电极间隔开，以及所述输入电极和所述输出电极设置在所述第二控制电极下面并与所述第二控制电极绝缘。
5.根据权利要求2所述的栅极驱动电路，其中，所述多个级中的每一级被配置为向包括多个像素的显示面板施加栅极信号，所述多个像素中的至少一个包括: 薄膜晶体管，被配置为响应所述栅极信号输出数据信号； 液晶电容器，包括:连接至所述薄膜晶体管的第一电极以及面向所述第一电极的第二电极，其中液晶层设置在所述第一电极与所述第二电极之间；以及 存储电容器，与所述液晶电容器并联连接，所述第一电极被配置为接收与所述数据信号对应的电压，所述第二电极被配置为接收电平与施加至所述第一电极的电压的电平不同的电压，所述参考电压具有与施加至所述第二电极的电压相同的电平。
6.根据权利要求2所述的栅极驱动电路，其中，所述前级是第(1-Ι)级。
7.根据权利要求6所述的栅极驱动电路，其中，所述至少一个控制晶体管包括:第一控制晶体管，被配置为增加所述第一节点的电位以接通所述输出晶体管，并且来自所述第一控制晶体管的所述开关控制信号包括来自所述第(1-Ι)级的进位信号。
8.根据权利要求7所述的栅极驱动电路，其中，所述第一控制晶体管包括:所述第一控制电极和输入电极，所述第一控制电极和所述输入电极均被配置为接收所述进位信号；输出电极，连接至所述第一节点；以及所述第二控制电极，被配置为接收所述参考电压。
9.根据权利要求7所述的栅极驱动电路，其中，所述至少一个控制晶体管进一步包括:第二控制晶体管，被配置为减少所述第一节点的所述电位以断开所述输出晶体管，所述第二控制晶体管的所述开关控制信号包括所述第i级的下一级的栅极信号。
10.根据权利要求9所述的栅极驱动电路，其中，所述第i级的下一级是第(1+1)级，所述第二控制晶体管包括:第一控制电极，被配置为从所述第(i+1)级接收栅极信号；输入电极，被配置为接收低电压以降低所述第一节点的电位；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压。
11.根据权利要求10所述的栅极驱动电路，其中，所述第i级包括:稳压部，被配置为将所述第一节点稳定至所述低电压，所述稳压部包括: 第一稳压晶体管，被配置为响应来自第(i+2)级的栅极信号将所述低电压施加至所述第一节点；以及 第二稳压晶体管，被配置为在所述输出晶体管断开时段期间，将所述第一节点的电位保持在所述低电压。
12.根据权利要求11所述的栅极驱动电路，其中，所述第一稳压晶体管包括:第一控制电极，被配置为从所述第(i+2)级接收栅极信号；输入电极，被配置为接收所述低电压；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压，并且所述第二稳压晶体管包括:第一控制电极，连接至所述第二节点；输入电极，被配置为接收所述低电压；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压。
13.一种显示装置，包括: 显示面板，包括:多条栅极线；多条数据线，所述多条数据线在与所述多条栅极线交叉的同时与所述多条栅极线绝缘；以及多个像素，分别连接至所述多条栅极线中的对应栅极线和所述多条数据线中的对应数据线； 数据驱动电路，被配置为向所述多条数据线施加数据信号；以及 栅极驱动电路，包括彼此接连连接的多个级，所述栅极驱动电路被配置为向所述多条栅极线施加栅极信号，所述多个级中的第i级，其中i是大于等于2的整数，包括: 输出晶体管，包括连接至第一节点的控制电极，所述第一节点具有被来自所述第i级的前级的控制信号增加的电位，所述输出晶体管被配置为接收时钟信号以输出所述第i级的栅极信号；以及 控制部，包括:至少一个控制晶体管，所述至少一个控制晶体管包括连接至所述第一节点的输出电极，所述控制部被配置为控制所述输出晶体管的接通和断开， 其中，所述至少一个控制晶体管包括:第一控制电极和第二控制电极，设置有所述第一控制电极的层与设置有所述第二控制电极的层不同，以及 其中，所述第一控制电极被配置为接收开关控制信号，并且所述第二控制电极被配置为接收具有恒定电压电平的参考电压。
14.根据权利要求13所述的显示装置，其中，所述参考电压是正电压。
15.根据权利要求13所述的显示装置，其中，所述至少一个控制晶体管包括: 第一有源层，设置在所述第一控制电极上、与所述第一控制电极重叠并与所述第一控制电极绝缘； 输入电极，设置在所述第一有源层上并与所述第一有源层重叠；以及 输出电极，设置在所述第一有源层上、与所述第一有源层重叠并与所述输入电极间隔开，所述输入电极和所述输出电极设置在所述第二控制电极下面并与所述第二控制电极绝缘。
16.根据权利要求15所述的显示装置，其中，所述多个像素中的至少一个像素包括: 薄膜晶体管，包括:从所述对应的栅极线分支的栅电极；第二有源层，与所述栅电极重叠并且绝缘；源电极，设置并重叠于所述第二有源层上；以及漏电极，设置并重叠于所述第二有源层上并与所述源电极间隔开； 液晶电容器，包括:第一电极，电连接至所述漏电极；以及第二电极，面向所述第一电极，液晶层设置在所述第一电极和所述第二电极之间；以及 存储电容器，与所述液晶电容器并联连接， 其中，所述第一有源层和所述第二有源层设置在相同的层上，所述第一电极和所述第二控制电极设置在相同的层上。
17.根据权利要求16所述的显示装置，其中，所述第一电极被配置为接收像素电压，所述第二电极被配置为接收电平不同于所述像素电压的公共电压，所述参考电压具有与所述公共电压相同的电平。
18.根据权利要求16所述的显示装置，其中，所述存储电容器包括第一电极和面向所述第一电极的存储线，其中绝缘层设置在所述第一电极和所述存储线之间，所述存储线被配置为接收电平不同于所述像素电压的存储电压，所述参考电压具有与所述存储电压相同的电平。
19.根据权利要求13所述的显示装置，其中，所述前级是第(1-Ι)级。
20.根据权利要求19所述的显示装置，其中，所述至少一个控制晶体管包括:第一控制晶体管，被配置为增加所述第一`节点的电位以接通所述输出晶体管，所述第一控制晶体管中的所述开关控制信号是来自第(i_l)级的进位信号。
21.根据权利要求20所述的显示装置，其中，所述第一控制晶体管包括所述第一控制电极和输入电极，所述第一控制电极和所述输入电极均被配置为接收所述进位信号；输出电极，连接至所述第一节点；以及所述第二控制电极，被配置为接收所述参考电压。
22.根据权利要求21所述的显示装置，其中，所述至少一个控制晶体管进一步包括:第二控制晶体管，被配置为将所述第一节点的电位降低以断开所述输出晶体管，所述第二控制晶体管的所述开关控制信号是所述第i级的下一级的栅极信号。
23.根据权利要求22所述的显示装置，其中，所述第i级的下一级是(i+1)级，所述第二控制晶体管包括:第一控制电极，被配置为从所述第(i+Ι)级接收栅极信号；输入电极，被配置为接收低电压以降低所述第一节点的电位；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压。
24.根据权利要求23所述的显示装置，其中，所述第i级进一步包括稳压部，被配置为将所述第一节点稳压至所述低电压，所述稳压部包括: 第一稳压晶体管，被配置为响应来自第(i+2)级的栅极信号施加所述低电压至所述第一节点；以及 第二稳压晶体管，被配置为在所述输出晶体管断开时段期间，将所述第一节点的电位保持在所述低电压。
25.根据权利要求24所述的显示装置，其中，所述第一稳压晶体管包括:第一控制电极，接收来自所述第(i+2)级的栅极信号；输入电极，被配置为接收所述低电压；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压，所述第二稳压晶体管包括:第一控制电极，连接至所述第二节点；输入电极，被配置为接收所述低电压；输出电极，连接至所述第一节点；以及第二控制电极，被配置为接收所述参考电压。
26.根据权利要求13所述的显示装置，其中，所述输出晶体管包括:输入电极，被配置为接收所述时钟信号；以及输出电极，被配置为输出第i栅极信号。
27.一种用于驱动显示面板的栅极线的方法，包括 施加时钟信号至第一晶体管，所述第一晶体管被配置为向所述栅极线输出所述时钟信号作为栅极信号； 通过向第二晶体管的第一控制电极施加控制信号，增加连接至所述第一晶体管的控制电极的节点的电位，所述第二晶体管包括连接至所述节点的输出电极；以及 通过减少所述第二晶体管中流动的扭结电流，增加所述节点的电位增加的速率， 其中，所述减少所述第二晶体管中流动的所述扭结电流包括施加电压至所述第二晶体管的第二控制电极，其中，所述第二晶体管的所述第二控制电极被设置为与所述第二晶体管的所述输出电极重叠。
28.根据权利要求27所述的方法，其中，施加所述电压包括施加恒定的正电压至所述第二控制电极 。
【文档编号】G09G3/36GK103632642SQ201310231826
【公开日】2014年3月12日 申请日期:2013年6月9日 优先权日:2012年8月22日
【发明者】韩相允, 金澈圭, 梁成勋, 全相炫 申请人:三星显示有限公司