专利名称：集成dram存储器件的制作方法
技术领域：
本发明涉及集成动态随机存取存储器(DRAM)存储器件的设计，尤其涉及用于加速集成DRAM存储器件中的数据存取的设计。
背景技术：
虽然DRAM存储器件的数据传输频率不断增加，但随机存取的数据的存取时间基本保持不变。在存储器件中，存储单元的存取时间的降低受单元阵列的布局和设计以及物理尺寸的限制。随机存取数据要求选择性地频繁地改变(激活和去激活)字线和位线，其需要几乎不能通过缩小物理尺寸和/或通过改变存储器布局来减少的最少时间。
在存储器件中，随机存取速度可例如通过显著减少连接到单个位线/字线的单元的数目来增加。然而，为了保持总的存储容量不变，芯片上的必需的存储区域将随着位线数目的增加而显著增加，每一个与相应的感测放大器和其它支持电路元件连接。这样将随着整个芯片尺寸的显著增加而变得成本太高。
由于随机存取速度基本上受基本存储块的位线和字线长度的限制，因此当存储块的随机存取时间必须降低时，提供具有缩小的位线长度和字线长度的存储器阵列。
发明内容
本发明的一个方面提供具有随机存取数据的快速存取的存储器件，其中所需的芯片尺寸基本不受影响。
本发明的另一个方面提供用于控制存取存储器件的存储控制器，其中存取时间可被优化。
此外，本发明的另一个方面提供用于以改进的存取时间来控制对存储器件进行存取的方法。
根据本发明的第一方面，提供集成DRAM存储器件，包括多个包括存储单元的存储块，其中存储单元排列成位线和字线的矩阵。该多个存储块包括第一组存储块，其存储单元具有第一随机存取时间，和第二组存储块，其存储单元具有第二随机存取时间，其中第二随机存取时间小于(或少于)第一随机存取时间。
根据本发明的一个实施例，第一组存储块包括设置在第一位线上的存储单元，以及第二组存储块包括设置在第二位线上的存储单元，其中第二位线被设计具有比第一位线小的位线容量。第二位线可包括比第一位线的长度短的长度。
根据本发明的另一个实施例，第一组存储块包括设置在第一字线和第一位线上的存储单元，以及第二组存储块包括设置在第二字线和第二位线上的存储单元。提供用于将地址提供到地址解码器的地址输入端口。地址解码器被设计以取决于施加在地址输入端口上的地址来激活其中一个字线，以便当将要根据地址来寻址第一组存储块中存储的或将要存储的数据时选择至少其中一个第一存储块的寻址存储部分，以及取决于施加在地址输入端口上的地址来激活其中一个以上的字线，以便当将要根据施加的地址来寻址第二组存储块中存储的或将要存储的数据时，选择至少其中一个第二存储块的地址存储部分。
根据本发明的另一个方面，第一组存储块包括设置在第一字线和第一位线上的存储单元，以及第二组存储块包括设置在第二位线上的存储单元，其中第一感测放大器单元连接到第一位线，并且第二感测放大器单元连接到第二位线，其中与第一感测放大器单元的信号驱动能力相比，第二感测放大器单元的信号驱动能力提高了。
根据本发明的另一个实施例，第一位线耦接到第一感测放大器，以及第二位线耦接到第二感测放大器。第一感测放大器借助于第一数据线经由第一列解码器耦接到次级感测放大器，以及第二感测放大器借助于第二数据线经由第二列解码器耦接到次级感测放大器。次级感测放大器相对靠近第二组存储块设置。
根据本发明的另一个方面，提供用于控制存取存储器件的存储控制器。该存储控制器包括用于存取存储器件的物理地址的控制单元，以便根据存储器件的物理地址来存储或取回数据。此外，映射单元提供用于在存储器件中将与数据有关的实际地址映射到数据的物理地址，以便将第一类型数据写入到位于第一存储块中的存储器件的第一物理地址范围并从中读出，以及将第二类型数据写入到位于第二存储块中的存储器件的第二物理地址范围并从中读出。第二类型数据是存取比第一类型数据快的数据。第二类型数据可包括随机存取数据，以及第一类型数据可包括以块的方式来存取的数据。第二类型数据可包括指令数据，以及第一类型数据可包括成批数据。
根据本发明的另一个方面，提供用于控制存取存储器件的方法。该方法包括将数据的实际地址映射到数据的物理地址的步骤，以便将第一类型数据写入到存储器件的第一物理地址范围并从中读出，以及将第二类型数据写入到存储器件的第二物理地址范围并从中读出，其中与第一类型数据相比，第二类型数据是在更短的存取时间内所存取的数据。执行存取存储器件的物理地址以便可存取由实际地址所指示的数据。
通过以下结合附图的描述，本发明的这些和其它方面及特征将变得显而易见，其中图1是根据现有技术的常规DRAM存储器件；图2是示出根据本发明的第一实施例的DRAM存储器件的框图；图3是示出根据本发明的第二实施例的DRAM存储器件的框图；图4是示出根据本发明的第三实施例的DRAM存储器件的框图；图5是示出根据本发明的第四实施例的DRAM存储器件的框图；图6是示出根据本发明的另一个方面的存储控制器的框图。
具体实施例方式
参考图1，描述了常规DRAM存储器件。存储器件1包括多个存储块2，每一个都包括存储单元。在所示的实例中，提供了四个存储块。存储单元排列成位线4和字线3的矩阵，其中存储单元被设计为例如一个晶体管存储单元，其将信息存储在存储电容器中。为了易于图形表示，存储单元未在图中示出。字线3连接到地址解码器5，其分别取决于由存储控制单元6所提供的或来自存储器件外部的地址来激活所选择的字线3。位线4连接到感测放大器，其设置在存储块2的两侧上，其中每一个感测放大器单元7为每一个连接的位线4(“位线”可包括物理“位线对”)提供一个感测放大器。对于每一个感测放大器单元7，一个存储块2的一半数目的位线4被连接，因此位线4的一半与存储块2一侧上的感测放大器单元7相连，并且位线4的另一半与存储块2另一侧上的其他感测放大器单元7相连，因此这些位线相互交叉。与将所有感测放大器设置在存储块2的一侧上的常用配置相比，这种配置可为感测放大器单元7中的每一个单个的感测放大器提供更多的空间。
感测放大器单元7经由选择器开关10连接到次级感测放大器9，其选择性地使与相应位线相关的感测放大器的相应输出与次级感测放大器9相匹配。选择器开关10由列选择线(未示出)来控制，其指示了哪些位线应被存取、并经由感测放大器以及经由数据线8耦接到次级感测放大器9。
用于存取存储块2的一个存储单元的存取时间由激活地址位线3和检测所选择位线的存储电容器的负载并将检测到的信息发送到相关的选择器开关10的时间来确定。
通常，存储器件1的存储块2被类似地设计，以便对存储块2的每个存储单元的存取时间相等。
所有存储单元的存取时间受到设计限制的约束，尤其受到取决于相应驱动器的驱动能力的位线和字线的信号延迟、位线和字线的长度、以及由于存储电容器的容量导致的感测放大器的检测速度的约束。缩短存储单元的存取时间将增加对芯片面积的需要，其又将降低制造产量并增加这种存储器件的价格。因此，常规存储器件在芯片尺寸和存取时间之间提供了一个折衷的方式。
根据本发明的一个实施例，存储器件的存储块可分成对随机存取其中的数据具有不同存取时间的两个不同组的存储块。第一组存储块可设计成常规存储器件，第二组存储块适于提供用于存取数据的更短的存取时间，即在更短的时间内将数据读出或写入存储块。
在图2所示的存储器件11中，描述了具有不同存取时间的两个不同组的存储块的一个实例。在图2中，以及在其后的图中，具有相同或相似功能的块或元件用相同的参考数字来指示。如图1所描述的那些具有相同或相似功能的块或元件也用相同的参考数字来指示。
在图2中，第一组存储块用数字12来指示(在此也称为第一存储块12)，以及第二组存储块用数字13来指示(在此也称为第二存储块13)。每组存储块12、13可包括一个或多个存储块。第一组存储块12与如图1所示的现有技术DRAM存储器件1的存储块2基本相同。第一组存储块12的存储单元可在由如上所述的设计参数所限定的第一存取时间内来存取。第二组存储块13的存储块用不同的设计参数来设计。在图2所示的实施例中，第二组存储块13中的位线24的长度减小，因此总的位线容量降低。因此，位线24上的信号可在更短的时间内转换，由此降低了第二组存储块13的存储单元的存取时间。为了保持总的存储容量(存储空间)，代替第一组存储块12的一个存储块，提供两个第二存储块13，每一个具有第一存储块12的一半容量。于是，每一个第二存储块13包括例如与第一存储块12的位线4相比具有减小了一半的长度的位线24。
在图3中，本发明的另一个实施例被描述为存储器件30。为了增加第二存储块13的存储单元的存取时间，可利用所谓的双单元概念(twin-cell-concept)。该双单元概念提供同时激活一个以上的字线(例如字线对33)，以便可存取一个以上的存储单元中所存储的信息。接着通过施加用于激活字线的单个行地址，而使两个存储单元的信息转储到相同位线(或相同位线对的位线)上。因此，读循环被加强，其加速了感测放大器的速度并因此降低了阵列存取时间。
在图4中，本发明的另一个实施例被示为存储器件40。由于字线具有相当大的长度，因此具有到字线驱动器15最大距离的存储单元将以相当大的延迟被激活。通过提供具有提高的驱动能力的字线驱动器15、并通过在字线3的两侧上施加字线驱动器(被同时激活)，该延迟可降低，由此改善了存取时间。
在图5中，本发明的第四实施例被示为存储器件50。如同前面的实施例，第一组第一存储块12按照惯例来设计，第二存储块13提供具有更短的阵列存取时间的存储块。在图5所示的实施例中，感测放大器单元7和次级感测放大器9之间的信令延迟被寻址。为了加速感测放大器单元7和次级感测放大器9之间的数据传输，提供了第一组第一存储块12和第二存储块13之间的不同的数据线(即分别为数据线8和第二数据线16)。另外，第二存储块13可相对靠近于次级感测放大器9、或比第一组(即最近的组)第一存储块12更近地物理地设置。取决于施加到存储块的行地址，使用第一数据线8或第二数据线16，其可通过借助于多路复用器(其可与次级感测放大器9结合或并入次级感测放大器9中)通过多路传输两个数据线来选择。随着由于较短的长度引起的第二数据线16的电容负载的显著降低，可获得更短的阵列存取时间。
可组合图2～5所描述的实施例的概念来进一步改善存取时间。例如，可利用双单元概念、缩短的位线、提高的字线驱动器的驱动器能力、以及对第一存储块和第二存储块使用分开的数据线的任何组合来改善存取时间。所描述的实施例的任何其它组合也是可以的。
为了优化使用根据本发明的实施例的存储器件，可提供具有用于操作存储器件的特定功能性的存储控制器。
在图6中，描述了根据本发明该方面的存储控制器。存储控制器60提供控制单元20、映射单元21、命令和地址和数据端口22以及存储器端口23。存储控制器60可实现为存储器件的一部分(例如作为存储控制单元6)，或与存储器件分开。存储器端口23提供与存储器件的连接。命令地址数据端口22提供与例如微处理器、CPU等的操作单元的连接。控制单元20接收来自命令地址和数据端口22的命令地址和数据信号，并将经由存储器端口23接收到的数据信号发送到命令地址和数据端口22。命令地址和数据信号由控制单元20分类，并提供到存储器端口23，信号通过其传输到存储器件。命令地址和数据信号的分类可根据已知方案在控制单元20中进行，因此这不再更详细地描述。控制单元20可被配置以检测关于哪种数据与其它数据相比必须在更短的存取时间内存取的指示，并能够将所提供的将要经由存储器端口23传输的数据以第一类型数据和第二类型数据的形式分配给存储器件。
第一类型数据具有常规的存取时间，而第二类型数据是以缩短的存取时间存取的。确定哪种数据必须比其它数据更快地存取，可借助不同的方法来实现。特别地，由于常规存储块上的随机存取是耗时的，因此通常随机存取的数据可存储在第二存储块中，和/或从第二存储块中取回。这种随机存取的数据的一个实例是来自例如微处理器、CPU等的操作单元的指令数据。指令数据通常被认为是软件代码。一种通常不随机存取的数据是所谓的成批数据，例如视频数据、音频数据等。这种数据可以以块的方式(分段(burst))来存取，并因此存储在第一存储块中。其它类型的分配数据给第一和第二存储块也是可以的。为了将数据引导到第一和第二组存储块，可提供映射单元21，其连接到控制单元20。映射单元21将经由命令地址和数据端口提供的实际地址从外部映射到连接到存储控制器的存储器件中的物理地址。每当控制单元20检测到数据将要存储在第二组第二存储块中时，映射单元21就受到指示来执行分配物理地址给相应数据的实际地址。如果相应实际地址上的数据被删除或取消，那么映射单元21就删除相应的分配。如果在第二组存储块中执行分配实际地址给物理地址，那么寻址第一存储块的寻址次序重新排列，以便当将数据引导到第二存储块时不损失存储空间。
虽然前述是针对本发明的实施例的，但是在不脱离本发明的基本范围的情况下可设计本发明的其它和另外的实施例，并且本发明的范围由以下的权利要求来限定。
权利要求
1.一种集成存储器件，包括包括存储单元的多个存储块，其中存储单元排列成位线和字线的矩阵，其中多个存储块包括第一组存储块，其中其存储单元具有第一随机存取时间；以及第二组存储块，其中其存储单元具有第二随机存取时间，并且其中第二随机存取时间比第一随机存取时间短。
2.如权利要求1的存储器件，其中第一组存储块包括设置在第一位线上的存储单元，其中第二组存储块包括设置在第二位线上的存储单元，其中第二位线具有比第一位线更小的位线容量。
3.如权利要求2的存储器件，其中第二位线在长度上比第一位线短。
4.如权利要求1的存储器件，其中第一组存储块包括设置在第一位线和第一字线上的存储单元，其中第二组存储块包括设置在第二位线和第二字线上的存储单元。
5.如权利要求4的存储器件，进一步包括用于接收地址的地址输入端口；和地址解码器，其被配置为根据地址输入端口上所提供的地址来选择性地激活其中一个字线。
6.如权利要求5的存储器件，其中每个第二字线包括字线对。
7.如权利要求6的存储器件，其中第二位线在长度上比第一位线短。
8.如权利要求6的存储器件，进一步包括连接到第一位线的第一感测放大器单元；和连接到第二位线的第二感测放大器单元，其中与第一感测放大器单元的信号驱动能力相比，第二感测放大器单元的信号驱动能力提高了。
9.如权利要求5的存储器件，进一步包括连接到第一位线的第一感测放大器单元；和连接到第二位线的第二感测放大器单元，其中与第一感测放大器单元的信号驱动能力相比，第二感测放大器单元的信号驱动能力提高了。
10.如权利要求9的存储器件，其中第二位线在长度上比第一位线短。
11.如权利要求5的存储器件，进一步包括一个或多个字线驱动器，其分别设置在每个第二字线的一个或多个端上。
12.如权利要求11的存储器件，其中第二位线在长度上比第一位线短。
13.如权利要求12的存储器件，进一步包括连接到第一位线的第一感测放大器单元；和连接到第二位线的第二感测放大器单元，其中与第一感测放大器单元的信号驱动能力相比，第二感测放大器单元的信号驱动能力提高了。
14.如权利要求1的存储器件，其中第一组存储块包括设置在第一位线上的存储单元，其中第二组存储块包括设置在第二位线上的存储单元，其中第一位线耦接到第一感测放大器，以及第二位线耦接到第二感测放大器，其中第一感测放大器借助于第一数据线经由第一列解码器耦接到次级感测放大器，其中第二感测放大器借助于第二数据线经由第二列解码器耦接到次级感测放大器，并且其中与第一组存储块相比，次级感测放大器在物理上设置得更靠近第二组存储块。
15.如权利要求14的存储器件，其中与第一感测放大器单元的驱动能力相比，第二感测放大器单元的驱动能力提高了。
16.如权利要求15的存储器件，其中第二位线在长度上比第一位线短。
17.一种用于控制对存储器件进行存取的存储控制器，包括控制单元，被配置以存取存储器件的物理地址，其中将数据存储到存储器件的物理地址，或从存储器件的物理地址取回数据；和映射单元，在存储器件中被配置以将与数据有关的实际地址映射到数据的物理地址，其中将第一类型数据写入到位于第一存储块中的存储器件的第一物理地址范围并从中读出，以及将第二类型数据写入到位于第二存储块中的存储器件的第二物理地址范围并从中读出，其中第二类型数据是比第一类型数据存取更快的数据。
18.如权利要求17的存储控制器，其中第二类型数据包括随机存取数据，以及第一类型数据包括以按块的方式存取的数据。
19.如权利要求18的存储控制器，其中第二类型数据包括指令数据，以及第一类型数据包括成批数据。
20.一种用于控制对存储器件进行存取的方法，包括将数据的实际地址映射到数据的物理地址，以便将第一类型数据写入到存储器件的第一物理地址范围并从中读出，以及将第二类型数据写入到存储器件的第二物理地址范围并从中读出，其中与第一类型数据相比，第二类型数据是在更短的时间内存取的数据，以及其中执行对存储器件的物理地址的存取，以便可存取由实际地址所指示的数据。
全文摘要
本发明的一个实施例提供了一种集成存储器件，包括多个包括存储单元的存储块，其中存储单元排列成位线和字线的矩阵，其中该多个存储块包括第一组存储块，其存储单元具有第一随机存取时间，以及第二组存储块，其存储单元具有第二随机存取时间，其中第二随机存取时间比第一随机存取时间小。
文档编号G11C7/00GK1819056SQ20051012945
公开日2006年8月16日 申请日期2005年12月8日 优先权日2004年12月8日
发明者P·佩希米勒 申请人:因芬尼昂技术股份公司