储器存取请求48的处理的示范性过程的流程图。如上文所论述，存储器存取请求48的处理包括两(2)个数据存取路径:第一数据存取路径52和第二数据存取路径54。在存储器存取请求48中的数据条目地址58处存取SRAM数据阵列46中的数据条目44的存储器存取请求48的处理包括在第一数据存取路径52中接收存储器存取请求48以用于寻址SRAM数据阵列46中的数据条目44(框72)。图2的存储器存取逻辑电路56基于第一数据存取路径52中的所接收存储器存取请求48而产生数据索引60和阵列启用62(框74)。存储器存取逻辑电路56通过转译包括数据条目地址58的存储器存取请求48而产生数据索引60和阵列启用62。由存储器存取逻辑电路56产生的数据索引60和阵列启用62输出到SRAM数据阵列46。SRAM数据阵列46使用所接收的数据索引60和阵列启用62来在第一数据存取路径52中存取SRAM数据阵列46中对应于存储器存取请求48的数据条目44 (框76)。
[0039]继续参考图3，图2的存储器存取请求48的处理进一步包括在第二数据存取路径54中接收存储器存取请求48以用于对SRAM数据子阵列50 (O)到50 (N)中的位线26、28进行预充电(图3中的框78)。预充电电路66产生用于对应于存储器存取请求48的SRAM数据子阵列50 (O)到50 (N)的预充电索引68和预充电启用70(图3中的框80)。产生的预充电索引68和预充电启用70由预充电电路66输出且由SRAM数据阵列46接收。SRAM数据阵列46使用所接收的预充电索引68和预充电启用70对表示存储器存取请求48的SRAM数据子阵列50 (O)到50 (N)进行预充电(图3中的框82)。因此，图2的SRAM数据阵列46可对SRAM数据子阵列50 (O)到50 (N)进行预充电而不需要等待存储器存取逻辑电路56完成存储器存取请求48的转译和第一数据存取路径52中的数据条目44的存取。以此方式，在SRAM数据阵列46存取对应于存储器存取请求48的数据条目44之前对含有对应于存储器存取请求48的数据条目44的SRAM数据子阵列50 (O)到50 (N)进行预充电。
[0040]参考图2，在第一数据存取路径52之外的第二数据存取路径54中启用SRAM数据阵列46的预充电。以此方式，对含有待存取数据条目44的SRAM数据子阵列50 (O)到50 (N)中的位线26、28进行预充电不取决于第一数据存取路径52中启用的数据条目44存取。如果存储器存取请求48中的数据条目地址58的足以识别待存取SRAM数据子阵列50(0)到50 (N)的至少一部分可用，那么预充电电路66可在数据条目44的存取之前启用含有待存取数据条目44的SRAM数据子阵列50(0)到50 (N)的预充电。在此方面，预充电电路66经配置以在第二数据存取路径54中接收存储器存取请求48中的数据条目地址58的足以识别待存取SRAM数据子阵列50(0)到50 (N)的至少一部分。预充电电路66可对所接收的数据条目地址58或其一部分进行解码以识别SRAM数据阵列46中含有待存取数据条目44的SRAM数据子阵列50(0)到50 (N)。因此，预充电电路66可独立于第一数据存取路径52且在SRAM数据子阵列50(0)到50 (N)中的数据条目44的存取之前启用经确定为含有数据条目44的SRAM数据子阵列50(0)到50 (N)的预充电。
[0041]为了减少或避免在存储器空闲时间期间的泄漏功率，将不会对图1的所有位线26和位线补线28进行预充电。因此，作为非限制性实例，可仅对包括正存取的数据条目44的SRAM数据子阵列50 (O)到50 (N)的位线26和位线补线28进行预充电，与SRAM数据子阵列50 (O)到50 (N)中的所有位线26相反。作为存储器存取请求48的部分不在存取的SRAM数据子阵列50 (O)到50 (N)的位线26和位线补线28可保留在浮动状态以进一步防止泄漏功率。以此方式，不提供预充电电路66的等待时间作为用于存取SRAM数据子阵列50中的数据条目44的第一数据存取路径52的部分。另外，SRAM 42可对正存取的SRAM数据子阵列50中的数据条目44进行预充电，同时也减少SRAM 42中的泄漏功率。
[0042]在此方面，图4说明关于两(2)个事件:预充电事件86和存取事件88涉及的示范性信号的时序图84。图4说明用于在第二数据存取路径54中对SRAM数据阵列46中的位线26、28进行预充电的预充电事件86独立于用于在第一数据存取路径52中存取SRAM数据阵列46的存取事件88。用于对SRAM数据子阵列50 (O)到50 (N)进行预充电的预充电事件86由于预充电电路66在第二数据存取路径54中处理存储器存取请求48而发生。用于存取数据条目44的存取事件88由于存储器存取逻辑电路56在第一数据存取路径52中处理存储器存取请求48而发生。现将描述所述两(2)个事件的示范性信号。
[0043]继续参考图4，SRAM 42是同步电路；因此，将时钟信号90提供到SRAM 42以控制控制存储器存取请求48的电路的定时。如先前论述，预充电电路66如图4中所示产生预充电启用70。在图2中的预充电电路66产生预充电索引68之后，预充电启用70由预充电电路66断言，指示预充电索引68已由预充电电路66提供到SRAM数据阵列46。SRAM数据阵列46对位线预充电信号38的断言是基于在预充电电路66对预充电启用70的断言之后时钟信号90的上升边缘或转变(下文称为“上升边缘”)。如图4中所说明，阵列启用62不是由存储器存取逻辑电路56基于预充电启用70产生。而是，阵列启用62是由存储器存取逻辑电路56基于图2中的存储器存取逻辑电路56产生数据索引60而断言。在存储器存取逻辑电路56产生数据索引60之后，阵列启用62由存储器存取逻辑电路56断言，指示数据索引60已由存储器存取逻辑电路56提供到SRAM数据阵列46。作为非限制性实例，SRAM数据阵列46对字线信号22的断言是基于在存储器存取逻辑电路56对阵列启用62的断言之后时钟信号90的上升边缘。SRAM数据阵列46对字线信号22的断言也可以基于时钟信号90的下降边缘或转变(下文称为“下降边缘”)。另外，在存储器存取逻辑电路56对阵列启用62的断言之后，预充电启用70由SRAM数据阵列46基于时钟信号90的上升边缘而解除断言。通过在第二数据存取路径54中对SRAM数据子阵列50进行预充电，未提供预充电电路66的额外等待时间作为用于存取SRAM数据子阵列50中的数据条目44的第一数据存取路径52的等待时间的部分。然而，应注意SRAM 42应经设计以使得在预充电启用70已完成对SRAM数据子阵列50预充电之前阵列启用62未消耗。否则，正存取的SRAM数据子阵列50在存取时可能不被预充电。
[0044]CPU高速缓冲存储器是由计算机的CPU系统用来减少存取存储器所需的平均时间的高速缓冲存储器。CPU高速缓冲存储器是存储来自频繁使用的主存储器位置的数据的副本的较小、较快的存储器。使用高速缓冲存储存储器位置的存储器存取越多，存储器存取的平均等待时间将比主存储器的等待时间越接近于高速缓冲存储器等待时间。因此高速缓冲存储器等待时间可为CPU的存储器的性能中的重要因数。SRAM 42是可在计算机系统中作为高速缓冲存储器使用的一种类型的存储器。在所有存储器存取信号变为就绪之前的先前时钟循环中的预充电减小了 SRAM 42的等待时间且因此加速了 SRAM 42的性能，如上文所描述。
[0045]在此方面，图5是用于标引用于存储器存取请求48的SRAM数据阵列46中的数据条目44的示范性SRAM高速缓冲存储器42’的示意图。如下文将论述，在对用于存储器存取请求48的SRAM数据阵列46中的数据条目44的存取之前对SRAM数据阵列46进行预充电。在此实例中，SRAM数据阵列46组织成图1中提供的6-T SRAM位单元10的行和列。为清楚起见，在描述图5中参考的图1的元件将不再描述。SRAM数据阵列46可进一步组织成多个SRAM数据子阵列50 (O)到50 (N)。
[0046]继续参考图5，在此实例中SRAM高速缓冲存储器42’包括两(2)个数据存取路径:第一数据存取路径52’和第二数据存取路径54’。第一数据存取路径52’提供存储器存取请求48的处理以标引SRAM数据阵列46以用于对对应于存储器存取请求48的数据条目44的存取。作为非限制性实例，提供第二数据存取路径54’以识别待存取的所述多个SRAM数据子阵列50 (O)到50 (N)中的特定一或多者以使得仅待存取的特定SRAM数据子阵列50 (O)到50(N)需要预充电从而减少泄漏功率。在此实例中，在第一数据存取路径52’中存取数据条目44之前，SRAM数据子阵列50(0)到50 (N)的预充电在第一数据存取路径52’之外的第二数据存取路径54’中发生。现将描述图5中的SRAM高速缓冲存储器42’中的第一数据存取路径52’。
[0047]参考图5，SRAM高速缓冲存储器42’进一步包括经配置以处理所接收的存储器存取请求48的存储器存取逻辑电路56’。存储器存取逻辑电路56’经配置以在第一数据存取路径52’中处理存储器存取请求48。存储器存取请求48的处理可包括接收存储器存取请求48且将数据条目地址58转译为数据索引60以用于标引位于SRAM数据阵列46中对应于存储器存取请求48的数据条目44。数据索引60是通过将存储器存取请求48中的数据条目地址58转译为对应于SRAM数据阵列46中的数据条目44位置的索引而产生。
[0048]在SRAM高速缓冲存储器42’的此实例中，存储器存取逻辑电路56’包括标签阵列92和比较电路94。标签阵列92接收存储器存取请求48作为输入。标签阵列92使用所提供的存储器存取请求48来检查存储在SRAM数据阵列46中的表示存储器存取请求48中的数据条目地址58的数据条目44的有效性。有效的数据条目44含有在数据条目地址58处的数据与存储于存储器中的数据的相干表示。如果数据条目44有效，那么标签阵列92将标签输出96作为有效输出提供到比较器电路94。比较器电路94接收存储器存取请求48作为第一输入97并且接收标签输出96作为第二输入98。比较器电路94在存储器存取请求48与标签输出96之间做出比较，且产生作为输出提供到SRAM数据阵列46的数据索引60 ο
[0049]继续参考图5，SRAM数据阵列46接收产生的数据索引60作为输入。在此实例中，数据索引60提供SRAM数据阵列46的SRAM数据子阵列50 (O)到50 (N)中的哪一数据条目44含有在数据条目地址58处的数据的指示。存取数据条目44包含将阵列启用62提供到SRAM数据阵列46，其用以基于存储器存取请求48而起始SRAM数据阵列46中的存储器存取。SRAM数据阵列46另外接收阵列启用62作为输入。阵列启用62指示已存在由存储器存取逻辑电路56’输出的对应数据索引60，且因此，存取数据条目44可继续进行。数据索引60和阵列启用62输出到SRAM数据阵列46以用于在第一数据存取路径52’中存取SRAM数据阵列46中的数据条目44。在阵列启用62经断言的情况下，SRAM数据阵列46输出所寻址的数据条目44作为来自SRAM数据阵列46的数据输出64。为清楚起见，在描述图5中参考的图1的元件将不再描述。