关晶体管MlO均导通，电容C开始充电；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管Mll均截止；由于第八开关晶体管M8导通并将第一时钟信号端CKl的高电位的信号提供给驱动信号输出端Outputl，因此驱动信号输出端Outputl输出高电位的扫描信号；由于CK2 = 0，因此第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Outputl，进一步保证驱动信号输出端Outputl稳定输出高电位的扫描信号；由于第十开关晶体管MlO导通并将第一时钟信号端CKI的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号。
[0150]在第二阶段T2，Input= I ,Reset = I，CK1 = 0，CK2 = I。
[0151]由于Input= I，因此第六开关晶体管M6截止；由于Reset = I，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2 = 1，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位保持为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管MlO均导通；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管Mll均截止；由于第八开关晶体管M8导通并将第一时钟信号端CKl的低电位的信号提供给驱动信号输出端Outputl，由于电容C的自举作用，为了保持电容C两端的电压差的稳定，第一节点A的电位被缓慢拉低，以进一步保证第八开关晶体管M8导通并将第一时钟信号端CKl的低电位的信号提供给驱动信号输出端Outputl，因此驱动信号输出端Outputl输出低电位的扫描信号；由于第十开关晶体管MlO导通并将第一时钟信号端CKl的低电位的信号提供给级联信号输出端0utput2，因此级联信号输出端0utput2输出低电位的级联信号。
[0152]在第三阶段T3，Input= I ,Reset = 0，CKl = I，CK2 = 0。
[0153]由于Input= I，因此第六开关晶体管M6截止；由于Reset = O,因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第七开关晶体管M7导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管MlO均截止；由于CK2 = 0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管Mll均导通；由于第一开关晶体管Ml导通并将参考信号端VSS的高电位的信号提供给第一节点A，进一步保证第一节点A的电位为高电位；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Outputl，因此驱动信号输出端Outputl输出高电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output I，进一步保证了驱动信号输出端Outputl稳定输出高电位的扫描信号；由于第十三开关晶体管M13导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output I，进一步及时保证了驱动信号输出端Output I输出高电位的扫描信号；由于第十一开关晶体管Mll导通并将参考信号端VSS的高电位的信号提供给级联信号输出端0utput2，因此级联信号输出端0utput2输出高电位的级联信号；由于第十四开关晶体管M14导通并将参考信号端VSS的高电位的信号提供给级联信号输出端0utput2，进一步及时保证级联信号输出端Output2输出高电位的级联信号。
[0154]在第四阶段T4，Input= I ,Reset = I，CK1 =0，CK2 = I。
[0155]由于Input= I，因此第六开关晶体管M6截止；由于Reset = I，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2 = 1，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第二节点B保持为低电位，以保证第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管Mll均导通；由于第一开关晶体管Ml导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管MlO均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Outputl，因此驱动信号输出端Outputl输出高电位的扫描信号；由于第十一开关晶体管Mll导通并将参考信号端VSS的高电位的信号提供给级联信号输出端0utput2，因此级联信号输出端0utput2输出高电位的级联信号。
[0156]在第五阶段T5，Input= I ,Reset = I ,CKl = I，CK2 = 0。
[0157]由于Input= I，因此第六开关晶体管M6截止；由于Reset = I，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2 = 0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管Mll均导通；由于第一开关晶体管Ml导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为尚电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管MlO均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Outputl，因此驱动信号输出端Outputl输出高电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Outputl，进一步保证了驱动信号输出端Outputl稳定输出高电位的扫描信号；由于第十一开关晶体管Mll导通并将参考信号端VSS的高电位的信号提供给级联信号输出端0utput2，因此级联信号输出端Output 2输出高电位的级联信号。
[0158]在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至下一帧开始。
[0159]本发明实施例提供的上述移位寄存器，将驱动信号输出端与级联信号输出端设置为不同的端。与现有技术中利用驱动信号输出端复用为级联信号输出端相比，由于级联信号输出端不与电容相连，因此可以避免电容耦合噪声对级联信号的影响，使输出的级联信号更稳定，当将该级联信号作为级联的其它级移位寄存器的输入信号端的信号时，可以提高级联的其它级移位寄存器的输入信号端的信号稳定性，进而可以提高移位寄存器的输出的稳定性。
[0160]并且由于现有的移位寄存器中，驱动信号输出端输出的扫描信号不仅用于输入对应的栅线，同时还作为级联的其它级移位寄存器的输入信号端的信号，因此输出晶体管即第八开关晶体管的尺寸一般被设计的相对较大，导致该输出晶体管产生的寄生电容较大，并且该输出晶体管的源极连接的时钟信号端存在频繁的高低电位切换，由于输出晶体管的寄生电容的耦合效应，导致该寄生电容频繁的被充放电，从而使该输出晶体管造成大量的功耗损失，进而导致移位寄存器的功耗的增加。本发明实施例提供的上述移位寄存器中的第八开关晶体管仅用于控制输出扫描信号，由于第十开关晶体管仅用于控制输出级联信号，因此可以将现有尺寸较大的输出晶体管设置成尺寸相对较小的第八开关晶体管和第十开关晶体管，从而使第八开关晶体管和第十开关晶体管的寄生电容相对较小，进而降低功耗降低移位寄存器的功耗。
[0161]基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个移位寄存器:31?(1)、31?(2>"31?(11)"_31^-1)、31^)(共~个移位寄存器，1<1^N)，第一级移位寄存器SR( I)的输入信号端Input与帧触发信号端STV相连，除第一级移位寄存器SR(I)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与上一级移位寄存器SR(n-l)的级联信号输出端0utput2_n-l相连;除最后一级移位寄存器SR(N)之外，其余各级移位寄存器SR(n)的复位信号端Reset分别与下一级移位寄存器SR(n+l)的级联信号输出端0utput2_n+l 相连。
[0162]具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
[0163]在具体实施时，在本发明提供的上述栅极驱动电路中，如图6所示，第2k_l级移位寄存器的第一时钟信号端CKl和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ckl相连;第2k_l级移位寄存器的第二时钟信号端CK2和第2k级移位寄存器的第一时钟信号端CKl均与同一时钟端即第二时钟端ck2相连;其中，k为大于O的正整数。
[0164]本发明实施例提供的上述栅极驱动电路，由于除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连，由于各级移位寄存器控制级联信号输出端输出级联信号的第二输出模块中不包括电容，因此避免了由于电容的第二端耦