一极与时钟信号输入端CLK连接，第二极与所述进位信号输出端0_UN连接;以及，
[0087]第二进位信号输出晶体管Μ152，栅极与所述下拉节点PD连接，第一极与所述进位信号输出端0_UN连接，第二极接入第三电平V3。
[0088]在图4Α所示的实施例中，Μ151和Μ152为η型晶体管，此时V3为第一低电平VGL1;当上拉节点PU的电位为高电平时，第一进位信号输出晶体管Μ151导通，以使得进位信号输出端0_UN与时钟信号输入端CLK连接;当下拉节点H)的电位为高电平时，第二进位信号输出晶体管M152导通，以使得进位信号输出端0_UN接入第一低电平VGLl。在实际操作时，所述第一进位信号输出晶体管M151和第二进位信号输出晶体管M152也可以为P型晶体管。
[0089]进一步的，如图4B所示，所述进位信号输出单元还可以包括:第三进位信号输出晶体管Ml 53，栅极与所述复位端RESET连接，第一极与所述进位信号输出端0_UN连接，第二极接入第三电平V3。
[0090]在如图4B所示的实施例中，M153为η型晶体管，此时V3为第一低电平VGLl;当由所述复位端RESET输入的复位信号为高电平时，第三进位信号输出晶体管Μ153导通，以使得所述进位信号输出端0_UN接入第一低电平VGL1。在实际操作时，所述第三进位信号输出晶体管M153也可以为P型晶体管。
[0091]具体的，如图5A所示，所述栅极驱动信号输出单元14还与时钟信号输入端CLK连接；
[0092 ]由所述时钟信号输入端CLK输入的时钟信号的占空比小于0.5 ；
[0093]所述栅极驱动信号输出单元14包括:
[0094]第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接;以及，
[0095]第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2。
[0096]在图5A中，M141和M142都为η型晶体管，此时第二电平V2可以为第二低电平VGL2;在实际操作时，Μ141和Μ142也可以为P型晶体管。
[0097]在如图5Α所示的实施例中，由于由CLK输入的时钟信号的占空比小于0.5，从而可以节省一个栅极驱动放电晶体管(该栅极驱动放电晶体管的栅极与复位端连接，栅极驱动放电晶体管的第一极与栅极驱动信号输出端连接，栅极驱动放电晶体管的第二极接入第二电平)。
[0098]在图5A所示的实施中，将由CLK输入的时钟信号的占空比设定为小于0.5，当PU的电位为高电平时控制Ml41打开，将由CLK输入的高电平输出，一直到由RESET输入的复位信号来之前PU的电位都是高电平(时长约一个时钟周期)，当由CLK输入的时钟信号的占空比小于0.5时，当由CLK输入的时钟信号变成低电平，PU的电位仍为高电平，此时M141仍然为打开，可以对OUT进行放电将其拉低至低电平，这样就代替了原先的放电晶体管的作用。
[0099]根据另一种【具体实施方式】，如图5B所示，所述栅极驱动信号输出单元14还与时钟信号输入端CLK连接；
[0100]所述栅极驱动信号输出单元14包括:
[0101]第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接；
[0102]第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2;以及，
[0103]栅极驱动放电晶体管M143，栅极与所述复位端RESET连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2。
[0104]在图5A中，M141、M142和M143都为η型晶体管，此时第二电平V2可以为第二低电平VGL2;在实际操作时，Μ141、Μ142和Μ143也可以为P型晶体管。
[0? O5]图5Β所示的实施例与图5Β所示的实施例相比多了一个栅极驱动放电晶体管Ml 43，当复位信号为高电平时可以对栅极驱动信号进行放电，即使在CLK输出的时钟信号的占空比大于0.5的情况下也可以完成对栅极驱动信号的放电。
[0106]具体的，由所述输入端接入输入信号，由所述复位端接入复位信号；
[0107]所述上拉节点控制单元，具体用于在输入阶段在所述输入信号的控制下控制所述上拉节点的电位为第一电平，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第三电平，并在输出截止保持阶段控制所述上拉节点的电位维持为第三电平。
[0108]在实际操作时，所述上拉节点控制单元可以包括:输入晶体管，栅极和第一极都与输入端连接，第二极与上拉节点连接;复位晶体管，栅极与复位端RESET连接，第一极与所述上拉节点连接，第二极接入第三电平;上拉节点下拉晶体管，栅极与下拉节点连接，第一极与上拉节点连接，第二极接入第三电平；以及，存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接。
[0109]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为η型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以η型晶体管为例进行的说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
[0110]下面通过一具体实施例来说明本发明所述的移位寄存器单元。
[0111]如图6所示，本发明所述的移位寄存器单元的一具体实施例包括输入端INPUT、复位端RESET、高电平输出端GH、进位信号输出端0_UN和栅极驱动信号输出端OUT，所述移位寄存器单元还包括上拉节点控制单元、下拉控制节点控制单元、下拉节点控制单元、栅极驱动信号输出单元和进位信号输出单元；
[0112]所述上拉节点控制单元包括:
[0113]输入晶体管MI，栅极和漏极都与输入端INPUT连接，源极与上拉节点PU连接；
[0114]复位晶体管MR，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极接入第一低电平VGLl;
[0115]上拉节点下拉晶体管MD，栅极与下拉节点F1D连接，第一极与上拉节点PU连接，第二极接入第一低电平VGLl;以及，
[0116]存储电容Cl，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端OUT连接；
[0117]所述下拉控制节点控制单元包括:
[0118]第一下拉控制节点控制晶体管M121，栅极与所述上拉节点PU连接，第一极与所述下拉控制节点PD_CN连接，第二极接入第二低电平VGL2;以及，
[0119]第二下拉控制节点控制晶体管M122，栅极和第一极都与所述高电平输出端GH连接，第二极与所述下拉控制节点PD_CN连接；
[0120]所述下拉节点控制单元包括:
[0121]第一下拉节点控制晶体管M131，栅极与所述上拉节点PU连接，第一极与所述下拉节点ro连接，第二极接入第二低电平VGL2;以及，
[0122]第二下拉节点控制晶体管M132，栅极与所述下拉控制节点PD_CN连接，第一极与所述高电平输出端VGH连接，第二极与所述下拉节点F1D连接；
[0123]所述栅极驱动信号输出单元包括:
[0124]第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接;以及，
[0125]第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二低电平VGL2;