半导体元件及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体元件及其制造方法。
【背景技术】
[0002]晶体管是一种固态半导体元件，具有体积小、效率高、寿命长以及速度快等优点。近年来由于技术的进步，已有耐高压、能承受高功率的晶体管出现，因此晶体管一直在高功率元件上扮演重要的角色。
[0003]双载子结晶体管(bipolar junct1n transistor, BJT)是一种利用三种不同掺杂区域形成两个PN结组合而成的晶体管。BJT是一种具有射极(Emitter,E)、基极(Base,B)和集极(Collector，C)三个端点的元件。BJT能够放大讯号，并且具有较好的功率控制、高速工作以及耐久能力，所以BJT广泛地使用在需控制电流的电路中，像是控制直流电源负载的开关元件、模拟讯号放大器、三维双极性模拟(3D bipolar simulat1n)、NPN元件、交流频率响应(AC frequency response)等领域。而BJT亦为超高速离散逻辑电路的重要元件，其应用包括射极稱合逻辑(Emitter Coupled Logic, ECL)、功率切换(powerswitching)元件以及微波功率放大器。因此,在放大器的应用中，如何放大讯号，降低噪声，且同时又能维持高崩溃电压(breakdown voltage)则为一急需解决的课题。
【发明内容】
[0004]本发明提供一种半导体元件及半导体元件的制造方法，其可以改进半导体元件的共射极电流增益(common-emitter current gain),并维持元件的高崩溃电压。
[0005]本发明提供一种半导体元件，包括:具有第一导电型的衬底、具有第一导电型的第一阱区、具有第二导电型的分隔区、具有第一导电型的第一掺杂区、具有第二导电型的第二掺杂区、具有第二导电型的第三掺杂区以及至少一场板。分隔区位于衬底中，第一阱区位于分隔区中。第一掺杂区位于第一阱区中，且施加第一电压。第二掺杂区位于第一掺杂区的第一侧的第一阱区中，且施加第二电压。第三掺杂区位于第一掺杂区的第二侧的分隔区中，且施加第三电压。至少一场板位于第一掺杂区与第二掺杂区之间的衬底上，或位于第一掺杂区与第三掺杂区之间的衬底上，或位于第一掺杂区与第二掺杂区之间且第一掺杂区与第三掺杂区之间的衬底上。
[0006]本发明的一实施例中，上述分隔区包括:具有第二导电型的第二阱区以及埋入层。第二阱区位于第一阱区周围。具有第二导电型的埋入层位于第一阱区、第二阱区下方的衬底中，埋入层的掺杂浓度与第二阱区的掺杂浓度不同。
[0007]本发明的一实施例中，上述分隔区包括具有第二导电型的深阱区。
[0008]本发明的一实施例中，当上述第一导电型为P型，上述第二导电型为N型，上述第三电压大于上述第一电压且上述第一电压大于上述第二电压
[0009]本发明的一实施例中，当上述第一导电型为N型，上述第二导电型为P型，上述第二电压大于上述第一电压且上述第一电压大于上述第三电压。
[0010]本发明的一实施例中，上述半导体元件更包括至少一隔离结构，位于至少一场板下方，且至少一场板覆盖部分至少一隔离结构。
[0011 ] 本发明的一实施例中，上述至少一场板材料包括多晶娃、金属或其组合。
[0012]本发明提供一种半导体元件，包括:具有第一导电型的衬底、具有第一导电型的第一阱区、具有第二导电型的分隔区、具有第一导电型的第一掺杂区、具有第二导电型的淡掺杂区、具有第二导电型的第二掺杂区、具有第二导电型的第三掺杂区以及至少一场板。第一阱区与分隔区位于衬底中，其中第一阱区位于分隔区中。具有第一导电型的第一掺杂区，位于第一阱区中。淡掺杂区，位于第一阱区中。第二掺杂区，位于第一掺杂区的第一侧的淡掺杂区中。第三掺杂区，位于第一掺杂区的第二侧的分隔区中。至少一场板，位于第一掺杂区与第二掺杂区之间并与淡掺杂区接触的衬底上，或位于第一掺杂区与第三掺杂区之间的衬底上，或位于第一掺杂区与第三掺杂区之间的衬底上以及位于第一掺杂区与第二掺杂区之间的衬底上并与淡掺杂区接触。
[0013]本发明的一实施例中，上述分隔区包括:具有第二导电型的第二阱区以及具有第二导电型的埋入层。第二阱区位于第一阱区周围。埋入层位于第一阱区、第二阱区下方的衬底中，埋入层的掺杂浓度与第二阱区的掺杂浓度不同。
[0014]本发明提供一种半导体元件的制造方法，包括:提供具有第一导电型的衬底。于衬底中形成具有第一导电型的第一阱区。于衬底中形成具有第二导电型的分隔区，其中第一阱区位于分隔区中。于第一阱区中形成具有第一导电型的第一掺杂区。于第一阱区中形成具有第二导电型的淡掺杂区。于第一掺杂区的第一侧的淡掺杂区中形成具有第二导电型的第二掺杂区。于第一掺杂区的第二侧的分隔区中形成具有第二导电型的第三掺杂区。形成至少一场板于第一掺杂区与第二掺杂区之间并与淡掺杂区接触的衬底上，或于第一掺杂区与第三掺杂区之间的衬底上，或于第一掺杂区与第三掺杂区之间的衬底上以及于第一掺杂区与第二掺杂区之间的衬底上并与淡掺杂区接触。
[0015]本发明提供一种半导体元件，不只应用在直流电路元件上，亦可应用在静电放电(Electrostatic Discharge, ESD)保护兀件上。
[0016]本发明提供一种半导体元件的制造方法，可以与现有的标准工艺兼容，不需要额外增加掩模，而使崩溃电压提升。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0018]图1为本发明第一实施例的半导体元件的剖面示意图。
[0019]图2为本发明第二实施例的半导体元件的剖面示意图。
[0020]图3为本发明第三实施例的半导体元件的剖面示意图。
[0021]图4为本发明第四实施例的半导体元件的剖面示意图。
[0022]图5为本发明第五实施例的半导体元件的剖面示意图。
[0023]图6为本发明第六实施例的半导体元件的剖面示意图。
[0024]图7为本发明第七实施例的半导体元件的剖面示意图。
[0025]图8为本发明第八实施例的半导体元件的剖面示意图。
[0026]图9为本发明第九实施例的半导体元件的剖面示意图。
[0027]图10为本发明第十实施例的半导体元件的剖面示意图。
[0028]图11为本发明第十一实施例的半导体元件的剖面示意图。
[0029]图12为本发明第十二实施例的半导体元件的剖面示意图。
[0030]【符号说明】
[0031]10:场板
[0032]11、12、13、14、15、16、17、18、19、20、21、22:半导体元件
[0033]30、32:隔离结构
[0034]100:衬底
[0035]110:第一阱区
[0036]120:分隔区
[0037]130:第二阱区
[0038]140:埋入层
[0039]150:深阱区
【具体实施方式】
[0040]在以下的实施例中，当该第一导电型为P型，该第二导电型为N型；当该第一导电型为N型，该第二导电型为P型。P型的掺质例如是硼或二氟化硼。N型的掺质例如是磷或是砷。在本实施例中，可以第一导电型为P型，第二导电型为N型为例来实施，但本发明并不以此为限。
[0041]在以下的实施例中，所使用的单数形式「一」意欲包括复数形式，除非上下文中另外明确指明。更详细地说，以下所描述的场板、结构以及/或元件时，也代表至少一场板、结构以及/或元件，但本发明并不以此为限。
[0042]以下将以双载子结晶体管(bipolar junct1n transistor,BJT)为例对本发明的半导体元件进行