以原子百分比计的Ge组分并且y是以原子百分比计的Sn组分；所述第三半导体材料层包括选自由外延生长的锗锡(GeSnz)、硅锗锡(SiGeSnz)、硅锗锡硼(SiGeSnzB)和锗锡硼(GeSnzB)组成的组中的半导体材料，其中，z是以原子百分比计的Sn组分；所述第一半导体材料层的厚度在约5nm至约30nm的范围内；所述第二半导体材料层的厚度在约20nm至约60nm的范围内；以及所述第三半导体材料层的厚度在约5nm至约30nm的范围内。其中，所述第二半导体材料层中的&以递变的方式从所述第二半导体材料层的底部至顶部从约35%变化至约70%。
[0019]在上述FinFET器件中，其中，所述FinFET器件还包括:多个鳍，位于所述衬底上方，由第二隔离区彼此分隔开，其中，所述第二隔离区位于两个邻近的第一隔离区之间，其中，所述第一隔离区比所述第二隔离区更深。
[0020]在上述FinFET器件中，其中，所述衬底包括硅。
[0021]根据本发明的又一方面，提供了一种用于形成半导体器件的方法，包括:在衬底上方形成栅极堆叠件；在所述栅极堆叠件的两侧形成凹槽；在所述凹槽上方形成具有锡(Sn)基低电阻率层的源极/漏极(S/D)部件；在所述S/D部件上方形成牺牲层；以及用高k/金属栅极(HK/MG)取代所述栅极堆叠件。
[0022]在上述方法中，其中，形成所述S/D部件包括:在所述凹槽上方外延生长第一半导体材料层；在所述第一半导体材料层上方外延生长第二半导体材料层；以及在所述第二半导体材料层上方外延生长Sn基半导体材料层。
[0023]在上述方法中，其中，所述方法还包括:在形成所述S/D部件之前形成共同的台面，其中，单个S/D部件形成在所述台面上方并且用作所述多个HK/MG的共同的源极/漏极。
【附图说明】
[0024]当结合附图进行阅读时，从下面详细的描述可以最佳地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，图中的各个部件未按比例绘制。实际上，为了清楚的讨论，所示出的部件的尺寸可以任意地增大或减小。
[0025]图1、图2、图3A至图3B和图4是根据一些实施例的示例性半导体器件的截面图。
[0026]图5是根据一些实施例的示例性鳍式场效应晶体管(FinFET)器件的图解立体图。
[0027]图6是示例性FinFET器件沿着图5中的线A_A的截面图。
[0028]图7A是示例性FinFET器件沿着图5中的线AA-AA的截面图。
[0029]图7B是示例性FinFET器件沿着图5中的线A-A的截面图。
[0030]图8是根据一些实施例的用于制造半导体器件的示例性方法的流程图。
[0031]图9是根据一些实施例的用于制造FinFET器件的另一示例性方法的流程图。
【具体实施方式】
[0032]为了实现本发明的不同特征，以下公开内容提供了多个不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而并不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，在各个实例中，本发明可以重复参考标号和/或字符。这种重复是为了简明和清楚的目，并且其本身并不表示所论述的各个实施例和/或配置之间的关系。
[0033]而且，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”
等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。
[0034]图1至图4是根据一些示例性实施例的半导体器件200在制造的中间阶段的截面图。
[0035]图1示出了半导体器件200的中间阶段的截面图。半导体器件200包括衬底210。衬底210可以是块状硅衬底。可选地，衬底210可以包括:诸如晶体结构的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟或它们的组合的化合物半导体。可能的衬底210也包括绝缘体上硅(soi)衬底。使用注氧隔离(snrox)、晶圆接合和/或其他合适的方法来制造SOI衬底。
[0036]根据本领域公知的设计需求，衬底210可以包括多个掺杂区(未示出)。掺杂区可以掺杂有诸如硼或BFd^p型掺杂剂；诸如磷或砷的η型掺杂剂；或它们的组合。掺杂区可以直接形成在衬底210上、形成在Ρ阱结构中、形成在Ν阱结构中、形成在双阱结构中，或使用突起结构形成掺杂区。
[0037]衬底210也包括隔离区212以隔离衬底210的有源区。可以使用诸如浅沟槽隔离(STI)的传统的隔离技术形成隔离区212以限定和电隔离各个区域。隔离区212包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区212。作为一个实例，STI的形成包括光刻工艺、蚀刻工艺以在衬底中蚀刻沟槽(例如，通过使用干刻蚀和/或湿蚀刻)以及沉积以用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。
[0038]衬底210包括位于衬底210上方的栅极堆叠件220以及沿着栅极堆叠件220的侧壁的栅极间隔件225。栅极堆叠件220可以包括介电层和栅电极层。栅极堆叠件220可以由包括沉积、光刻图案化和蚀刻工艺的步骤形成。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其他合适的工艺。光刻图案化工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、烘干(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
[0039]在本实施例中，栅极堆叠件220是伪栅极堆叠件并且随后将被高k/金属栅极(HK/MG)取代。伪栅极堆叠件220可以包括介电层和多晶硅层。
[0040]栅极间隔件225包括诸如氧化硅的介电材料。可选地，栅极间隔件225可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。栅极间隔件225可以通过在栅极堆叠件220上方沉积介电材料并且然后各向异性回蚀刻介电材料来形成。衬底210中的位于栅极堆叠件220下方的区域称为栅极区域230。
[0041]图2示出了制造半导体器件200中的后续阶段。具体地，图2示出了形成在栅极堆叠件220的两侧上的凹槽315 (或S/D凹槽)。通过去除位于栅极堆叠件220的两侧的衬底210的部分来形成凹槽315。在本实施例中，在源极/漏极(S/D)区310中形成凹槽315，从而使得栅极堆叠件220介入在凹槽315之间。
[0042]图3示出了在S/D区310中的凹槽315中形成的S/D部件410。S/D部件410可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、硅锗锡(SiGeSn)和/或其他合适的材料。在本实施例中，S/D部件410包括多个半导体材料层，从而使得第一半导体材料层412部分地填充S/D凹槽315，第二半导体材料层414形成在第一半导体材料层412的顶部上方，并且第三半导体材料层416形成在第二半导体材料层414的顶部上方。在本实施例中，第一半导体材料层412完全嵌入在衬底210中。第一半导体材料层412物理接触第二半导体材料层414，并且第三半导体材料层416物理接触第二半导体材料层414。
[0043]在本实施例中，第一半导体材料层412包括外延生长的SiGeXl。xl在此表示以原子百分比计的Ge组分，并且其在约10%至约30%的范围内。第一半导体材料层412中的Ge浓度可以是常数，或以递变的方式(从第一半导体材料层412的底部至顶部)，从而使得Ge浓度从约10%变化至约15%。第一半导体材料层412具有第一厚度h在约5nm至约30nm的范围内。
[0044]在本实施例中，第二半导体材料层414包括外延生长的SiGex2。x2在此表示以原子百分比计的Ge组分，并且其在约30%至约100%的范围内。可选地，第二半导体材料层414包括沉积在412上方的SiGe ^^^层。x3在此表示以原子百分比计的Ge组分，并且其在约85%至约100%的范围内，并且y表示以原子百分比计的Sn组分，并且其在约1%至约10%的范围内。第二半导体材料层414用作应变增强层以诱导栅极区230上的适当的应变。由于Sn与Ge (或与Si)具有较大的晶格匹配度，Sn基第二半导体材料层414提供了更有效的压力源。第二半导体材料层414中的Ge浓度可以是常数，或以递变的方式(从第二半导体材料层414的底部至顶部)，从而使得Ge浓度从约35%变化至约70%。在本实施例中，X:高于X 2以将第一 SiGe ^层412配置为Si衬底210和第二 SiGe J1 414之间的缓冲层。第二半导体材料层414具有第二厚度t2，t2在约20nm至约60nm的范围内。
[0045]在本实施例中，第三半导体材料层416包括诸如GeSnz、SiGeSnz、SiGeSnzB、和/或GeSnzB的外延生长的Sn基半导体材料。z在此表示以原子百分比计的Sn组分，并且其在约1 %至约30 %的范围内。第三半导体材料层416具有第三厚度t3，t3在约5nm至约30nm的范围内。第三半导体材料层416用作低电阻率层以用于随后形成的S/D接触件。并且，第三半导体材料层416用作第二半导体材料层414的覆盖层以减少相互扩散(inter-diffus1n)，并且用作应变增强层以诱导栅极区230上的应变。通过改变Sn和B的浓度，可以实现适当的低电阻率和高应变压力。在一个实例中，将Sn的浓度选择为比B的浓度低一个数量级。
[0046]图4示出了取代伪栅极堆叠件220的高k/金属栅极(HK/MG) 420，以及设置在衬底210上方(包括设置在HK/MG 420之间)的层间电介质(ILD)430。HK/MG 420包括栅极介电层422和位于栅极电介质上方的栅电极424。栅极介电层422可以包括界面层(