VD、旋涂沉积的合适的技术用一种或多种介电材料填充沟槽525。介电材料包括氧化硅、氮化硅、氮氧化硅、或其他合适的材料或它们的组合。
[0068]然后使介电材料凹进以形成隔离区530A和530B并且暴露鳍520的上部。例如，凹进工艺可以包括使用氢氟酸(HF)和氨(NH3)或三氟化氮(NF3)和氨(NH3)、含或不含等离子体的反应气体的化学蚀刻工艺。可选地，凹进工艺可以包括干蚀刻。该蚀刻选择性地去除介电材料，但基本不蚀刻鳍520。
[0069]参照图9图和6，方法900进行至步骤906，在栅极区550中形成伪栅极堆叠件220和栅极间隔件225。通过一种或多种任何合适的工艺来形成伪栅极堆叠件220。例如，栅极堆叠件220可以通过包括沉积、光刻图案化和蚀刻工艺的步骤来形成。沉积工艺包括CVD、PVD、ALD、其他合适的方法和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。介电层包括氧化硅、氮化硅或任何其他合适的材料。栅极间隔件225的典型的形成方法包括在伪栅极堆叠件220上方沉积介电材料和然后各向异性回蚀刻介电材料。回蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
[0070]参照图9和图7A，方法900进行至步骤908，在S/D区540中形成冠部S/D部件410C。在本实施例中，通过使两个第二子集隔离区530B之间的单独的鳍520和第一子集隔离区530A凹进来形成共同的台面545。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。凹进工艺也可以包括选择性湿蚀刻或选择性干蚀刻。凹进工艺可以包括多个蚀刻工艺。然后在共同的台面545上形成S/D部件410。冠部S/D部件410C的形成在很多方面类似于以上在方法800的步骤806中的那些论述。在一个实施例中，通过外延工艺在第三半导体材料层416上方沉积第四半导体材料层418 (未示出)。
[0071]还参照图9和图7A，方法900进行至步骤910，在衬底210上方沉积ILD层430，这在很多方面类似于以上在方法800的步骤808中的那些论述。
[0072]参照图9和图7B，方法900进行至步骤912，形成HK/MG 420，这在很多方面类似于以上在方法800的步骤810中的那些论述。去除伪栅极堆叠件220以形成栅极沟槽并且鳍520的上部暴露在栅极沟槽中。在栅极沟槽中形成HK/MG 420，HK/MG 420包裹鳍520的上部。
[0073]可以在方法900之前、期间和之后实施额外的操作，并且对于方法900的其他实施例，可以替换和消除上述的一些操作。
[0074]半导体器件200和FinFET器件500可以经历进一步的CMOS或M0S技术加工以形成本领域已知的各种部件和区域。例如，随后的加工可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各种接触件/通孔/线和多层互连部件配置为连接各种部件以形成包括一个或多个FinFET场效应晶体管的功能电路。在又一实例中，多层互连包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
[0075]基于以上描述，本发明提供了采用Sn基低电阻率层的S/D部件。S/D部件也采用有效的压力源。本发明还提供了用于FinFET器件的冠部S/D部件。冠部S/D部件不仅配备有低电阻率层和有效的压力源，而且通过S/D部件的较大体积而配备有应变增强器。本发明还提供了一种方法，该方法采用在S/D部件上方形成牺牲层以避免由于随后的蚀刻工艺而造成的不利影响，并且还防止S/D部件中的层隔离。
[0076]本发明提供了半导体器件的多个不同的实施例。该半导体器件包括设置在衬底上方的栅极堆叠件和至少部分地嵌入在邻近栅极堆叠件的衬底中的源极/漏极(S/D)部件。S/D部件包括:第一半导体材料层和设置在第一半导体材料层上方的第二半导体材料层。第二半导体材料层不同于第一半导体材料层。S/D部件也包括设置在第二半导体材料层上方的第三半导体材料层，第三半导体材料层包括锡(Sn)材料。
[0077]在另一实施例中，FinFET器件包括具有多个第一隔离区的衬底。FinFET器件还包括位于两个邻近的第一隔离区之间的共同的台面和多个鳍。FinFET器件还包括位于共同的台面上方的单个源极/漏极(S/D)部件。S/D部件包括:位于凹槽上方的第一半导体材料层和位于第一半导体材料层上方的第二半导体材料层。第二半导体材料层的半导体材料与第一半导体材料层的半导体材料不同。S/D部件还包括设置在第二半导体材料层上方的第三半导体材料层，第三半导体材料层包括锡(Sn)材料。该器件还包括位于相应的鳍上方的多个高k/金属栅极(HK/MG)堆叠件，其包裹鳍的一部分，其中，单个S/D部件用作多个HK/MG堆叠件的共同的S/D。
[0078]在又另一实施例中，一种用于制造FinFET器件的方法包括:在衬底上方形成栅极堆叠件；在栅极堆叠件的两侧形成凹槽；在凹槽上方形成具有锡(Sn)基低电阻率层的源极/漏极(S/D)部件；在S/D部件上方形成牺牲层；以及用高k/金属栅极(HK/MG)取代栅极堆叠件。
[0079]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以进行多种变化、替换以及改变。
【主权项】
1.一种器件，包括: 栅极堆叠件，设置在衬底上方； 源极/漏极(S/D)部件，至少部分地嵌入在邻近所述栅极堆叠件的所述衬底内，所述部件包括: 第一半导体材料层； 第二半导体材料层，设置在所述第一半导体材料层上方，其中，所述第二半导体材料层的半导体材料与所述第一半导体材料层的半导体材料不同；以及 第三半导体材料层，设置在所述第二半导体材料层上方，其中，所述第三半导体材料层包括锡(Sn)材料。2.根据权利要求1所述的器件，其中，所述第一半导体材料层完全地嵌入在所述衬底中。3.根据权利要求1所述的器件，其中，所述第一半导体材料层与所述第二半导体材料层物理接触，以及 其中，所述第三半导体材料层与所述第二半导体材料层物理接触。4.根据权利要求1所述的器件，其中: 所述第一半导体材料层包括外延生长的硅锗(SiGexl)，其中，Xl是以原子百分比计的Ge组分； 所述第二半导体材料层包括选自由外延生长的硅锗(SiGex2)和外延生长的硅锗锡(SiGex3Sny)组成的组中的半导体材料，其中，知和x 3是以原子百分比计的Ge组分并且y是以原子百分比计的Sn组分； 所述第三半导体材料层包括选自由外延生长的锗锡(GeSnz)、硅锗锡(SiGeSnz)、硅锗锡硼(SiGeSnzB)和锗锡硼(GeSnzB)组成的组中的半导体材料，其中，z是以原子百分比计的Sn组分； 所述第一半导体材料层的厚度在约5nm至约30nm的范围内； 所述第二半导体材料层的厚度在约20nm至约60nm的范围内；以及 所述第三半导体材料层的厚度在约5nm至约30nm的范围内。5.根据权利要求4所述的器件，其中: 所述第一半导体材料层中的Xl基本上是常数，所述Xl在约10%至约30%的范围内； 所述第二半导体材料层中的x2基本上是常数，所述x2在约30%至约100%的范围内； 所述第二半导体材料层中的x；5在约85%至约99%的范围内； 所述第二半导体材料层中的y在约1%至约10%的范围内；以及 所述第三半导体材料层中的z在约1%至约30%的范围内。6.根据权利要求4所述的器件，其中，所述第一半导体材料层中的X递变的方式从所述第一半导体材料层的底部至顶部从约10%变化至约15%。7.根据权利要求4所述的器件，其中，所述第二半导体材料层中的X2以递变的方式从所述第二半导体材料层的底部至顶部从约35%变化至约70%。8.根据权利要求1所述的器件，其中，所述衬底包括硅。9.一种鳍式场效应晶体管(FinFET)器件，包括: 衬底，具有多个第一隔离区； 共同的台面和多个鳍，位于两个邻近的第一隔离区之间； 单个源极/漏极(S/D)部件，位于所述共同的台面上方，所述单个S/D部件包括: 第一半导体材料层，位于凹槽上方； 第二半导体材料层，位于所述第一半导体材料层上方，其中，所述第二半导体材料层的半导体材料与所述第一半导体材料层的半导体材料不同；和 第三半导体材料层，设置在所述第二半导体材料层上方，其中，所述第三半导体材料层包括锡(Sn)材料；以及 多个高k/金属栅极(HK/MG)堆叠件，位于相应的鳍上方，包裹所述鳍的一部分，其中，所述单个S/D部件用作所述多个HK/MG堆叠件的共同的S/D。10.一种用于形成半导体器件的方法，包括: 在衬底上方形成栅极堆叠件； 在所述栅极堆叠件的两侧形成凹槽； 在所述凹槽上方形成具有锡(Sn)基低电阻率层的源极/漏极(S/D)部件； 在所述S/D部件上方形成牺牲层；以及 用高k/金属栅极(HK/MG)取代所述栅极堆叠件。
【专利摘要】本发明提供了半导体器件，该半导体器件包括设置在衬底上方的栅极堆叠件和至少部分地嵌入在邻近栅极堆叠件的衬底内的源极/漏极(S/D)部件。S/D部件包括：第一半导体材料层和设置在第一半导体材料层上方的第二半导体材料层。第二半导体材料层不同于第一半导体材料层。S/D部件也包括设置在第二半导体材料层上方的第三半导体材料层，第三半导体材料层包括锡(Sn)材料。本发明还提供了S/D部件的形成方法。
【IPC分类】H01L21/336, H01L29/165, H01L29/08, H01L29/78
【公开号】CN105280699
【申请号】CN201410768907
【发明人】李宜静, 李昆穆, 李启弘, 李资良
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年1月27日
【申请日】2014年12月15日
【公告号】US9269777, US20160027877