具有自我补偿功能的栅极驱动电路的制作方法

具有自我补偿功能的栅极驱动电路的制作方法
【专利摘要】本发明提供一种具有自我补偿功能的栅极驱动电路，包括：级联的多个GOA单元，该第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉维持模块；该上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，该上拉控制模块与下传模块分别与该第N级栅极信号点Q(N)电性连接，该下拉维持模块输入第一直流低电压VSS1及第二直流低电压VSS2。本发明通过设计具有自我补偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性；还可以设计成直接由一组直流信号源DC控制的下拉维持模块，既可以节省电路版图设计空间，又可以降低电路的整体功耗。
【专利说明】
【技术领域】
[0001] 本发明涉及液晶【技术领域】，尤其涉及一种具有自我补偿功能的栅极驱动电路。 具有自我补偿功能的栅极驱动电路

【背景技术】
[0002] GOA (Gate Driver on Array,阵列基板行驱动）技术是将作为栅极开关电路的 TFT (Thin Film Transistor,薄膜场效应晶体管）集成于阵列基板上，从而省掉原先设置 在阵列基板外的栅极驱动集成电路部分，从材料成本和工艺步骤两个方面来降低产品的成 本。G0A 技术是目前 TFT-LCD (Thin Film Transistor-Liquid Crystal Display，薄膜场效应 晶体管液晶显示器）【技术领域】常用的一种栅极驱动电路技术，其制作工艺简单，具有良好 的应用前景。G0A电路的功能主要包括：利用上一行栅线输出的高电平信号对移位寄存器 单元中的电容充电，以使本行栅线输出高电平信号，再利用下一行栅线输出的高电平信号 实现复位。
[0003] 请参阅图1，图1为目前常采用的栅极驱动电路架构示意图。包括：级联的多个G0A 单元，按照第N级G0A单元控制对显示区域第N级水平扫描线G (N)充电，该第N级G0A单元 包括上拉控制模块1'、上拉模块2'、下传模块3'、第一下拉模块4'（Key pull-down part)、 自举电容模块5'、及下拉维持模块6'（Pull-down holding part)。所述上拉模块2'、第一 下拉模块4'、自举电容模块5'、下拉维持电路6'分别与第N级栅极信号点Q(N)和该第N 级水平扫描线G(N)电性连接，所述上拉控制模块Γ与下传模块3'分别与该第N级栅极信 号点Q(N)电性连接，所述下拉维持模块6'输入直流低电压VSS。
[0004] 所述上拉控制模块Γ包括第一薄膜晶体管ΤΓ，其栅极输入来自第N-1级G0A单 元的下传信号ST(N-l)，漏极电性连接于第N-1级水平扫描线G(N-l)，源极电性连接于该 第N级栅极信号点Q(N);所述上拉模块2'包括第二薄膜晶体管T2'，其栅极电性连接该第 N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性 连接于第N级水平扫描线G(N);所述下传模块3'包括第三薄膜晶体管T3'，其栅极电性连 接该第N级栅极信号点Q (N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源 极输出第N级下传信号ST(N);所述第一下拉模块4'包括第四薄膜晶体管T4'，其栅极电 性连接第N+1级水平扫描线G (N+1)，漏极电性连接于第N级水平扫描线G (N)，源极输入直 流低电压VSS ;第五薄膜晶体管T5'，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电 性连接于该第N级栅极信号点Q(N)，源极输入直流低电压VSS ;所述自举电容模块5'包括 自举电容Cb' ；所述下拉维持模块6'包括：第六薄膜晶体管T6'，其栅极电性连接第一电路 点P (N) '，漏极电性连接第N级水平扫描线G (N)，源极输入直流低电压VSS ;第七薄膜晶体 管T7 '，其栅极电性连接第一电路点P (N) '，漏极电性连接该第N级栅极信号点Q (N)，源极输 入直流低电压VSS ;第八薄膜晶体管T8'，其栅极电性连接第二电路点K (N) '，漏极电性连接 第N级水平扫描线G(N)，源极输入直流低电压VSS ;第九薄膜晶体管T9'，其栅极电性连接 第二电路点K(N) '，漏极电性连接该第N级栅极信号点Q(N)，源极输入直流低电压VSS ;第 十薄膜晶体管T10'，其栅极输入第一低频时钟信号LC1，漏极输入第一低频时钟信号LC1， 源极电性连接第一电路点P(N) '；第十一薄膜晶体管Τ1Γ，其栅极输入第二低频时钟信号 LC2,漏极输入第一低频时钟信号LC1，源极电性连接第一电路点P(N) ' ；第十二薄膜晶体管 T12'，其栅极输入第二低频时钟信号LC2,漏极输入第二低频时钟信号LC2,源极电性连接 第二电路点K(N) ' ；第十三薄膜晶体管T13'，其栅极输入第一低频时钟信号LC1，漏极输入 第二低频时钟信号LC2,源极电性连接第二电路点K(N) ' ；第十四薄膜晶体管T14'，其栅极 电性连接该第N级栅极信号点Q (N)，漏极电性连接第一电路点P (N) '，源极输入直流低电压 VSS ;第十五薄膜晶体管T15'，其栅极电性连接该第N级栅极信号点Q(N)，漏极电性连接第 二电路点K(N) '，源极输入直流低电压VSS ;其中，第六薄膜晶体管T6'与第八薄膜晶体管 T8'负责非作用期间维持第N级水平扫描线G(N)的低电位，第七薄膜晶体管T7'与第九薄 膜晶体管T9'负责非作用期间维持第N级栅极信号点Q(N)的低电位。
[0005] 从整个电路架构上来看，下拉维持模块6'处于较长的工作状态，也就是第一电路 点P(N) '与第二电路点K(N) '会长时间处于一个正向的高电位状态，这样电路中受到电压 应力作用（Stress)最严重的几个元件就是薄膜晶体管T6'、T7'、T8'、T9'。随着栅极驱动 电路工作时间的增加，薄膜晶体管Τ6'、Τ7'、Τ8'、T9'的阈值电压Vth会逐渐增加，开态电 流会逐渐降低，这就会导致第N级水平扫描线G(N)和第N级栅极信号点Q(N)无法很好地 维持在一个稳定的低电位状态，这也是影响栅极驱动电路可靠性最重要的因素。
[0006] 对于非晶硅薄膜晶体管栅极驱动电路而言，下拉维持模块是必不可少的，通常可 以设计为一组下拉维持模块，或者两组交替作用的下拉维持模块。设计成两组下拉维持模 块主要目的就是为了减轻下拉维持模块中第一电路点P(N) '与第二电路点K(N) '控制的薄 膜晶体管了6'、了7'、了8'、了9'受到的电压应力作用。但是实际量测发现，即使设计成两组下 拉维持模块，薄膜晶体管T6'、T7'、T8'、T9'这四颗薄膜晶体管依然是整个栅极驱动电路电 路中受到电压应力最严重的部分，也就是说薄膜晶体管的阈值电压（Vth)漂移最大。
[0007] 请参阅图2a，为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化 示意图，其中，实线是未发生阈值电压漂移的电流对数与电压关系曲线，虚线是阈值电压漂 移后的电流对数与电压关系曲线。由图2a可知，在同一栅源极电压Vgs下，未发生阈值电 压漂移的电流对数Log(Ids)大于阈值电压漂移后的电流对数。请参阅图2b，为阈值电压漂 移前后薄膜晶体管整体电流与电压曲线关系变化示意图。由图2b可知，在同一漏源极电流 Ids下，未发生阈值电压漂移的栅极电压Vgl小于阈值电压漂移后的栅极电压Vg2,即阈值 电压漂移后，想要达到同等的漏源极电流Ids，需要更大的栅极电压。
[0008] 由图2a与图2b可以看出，阈值电压Vth往正向漂移会导致薄膜晶体管的开态电 流Ion逐渐降低，随着阈值电压Vth的增加，薄膜晶体管的开态电流Ion会持续降低，那么， 对于电路而言，就无法很好地维持第N级栅极信号点Q(N)与第N级水平扫描线G(N)电位 的稳定，这样就会导致液晶显示器画面显示的异常。
[0009] 如上所述，栅极驱动电路中最容易失效的元件就是下拉维持模块的薄膜晶体管 T6'、T7'、T8'、T9'，因此，为了提高栅极驱动电路和液晶显示面板的可靠性必须要解决这个 问题。通常设计上的做法是增加这四颗薄膜晶体管的尺寸，但是，增加薄膜晶体管尺寸的同 时也会增加薄膜晶体管工作的关态漏电流，无法从本质上解决问题。


【发明内容】

[0010] 本发明的目的在于提供一种具有自我补偿功能的栅极驱动电路，通过具有自我补 偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极 驱动电路运作的影响。
[0011] 为实现上述目的，本发明提供一种具有自我补偿功能的栅极驱动电路，包括：级联 的多个G0A单元，按照第N级G0A单元控制对显示区域第N级水平扫描线G (N)充电，该第 N级G0A单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下 拉维持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅 极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控制模块与下传模块分别 与该第N级栅极信号点Q (N)电性连接，所述下拉维持模块输入第一直流低电压VSS1及第 二直流低电压VSS2 ;
[0012] 所述下拉维持模块包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P(N)， 漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1 ;第二薄膜晶体管 T2,其栅极电性连接第一电路点P(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第 一直流低电压VSS1 ;第三薄膜晶体管T3,其栅极电性连接直流信号源DC，漏极电性连接直 流信号源DC，源极电性连接第二电路点S(N);第四薄膜晶体管T4,其栅极电性连接第N级 栅极信号点Q (N)，漏极电性连接第二电路点S (N)，源极输入第一直流低电压VSS1 ;第五薄 膜晶体管T5,其栅极电性连接第N-1级下传信号ST (N-1)，漏极电性连接第一电路点P (N)， 源极输入第一直流低电压VSS1 ;第六薄膜晶体管T6,其栅极电性连接第N+1级水平扫描线 G (N+1)，漏极电性连接第一电路点P (N)，源极电性连接第N级栅极信号点Q (N);第七薄膜晶 体管17,其栅极电性连接第N级下传信号ST(N)，漏极电性连接第一电路点P(N)，源极输入 第一直流低电压VSS1 ;第八薄膜晶体管T8,其栅极电性连接第一电路点P(N)，漏极电性连 接第N级下传信号ST (N)，源极输入第二直流低电压VSS2 ;第一电容Cstl，其上极板电性连 接第二电路点S (N)，下极板电性连接第一电路点P (N)。
[0013] 所述上拉控制模块包括第九薄膜晶体管T9,其栅极输入来自第N-ι级G0A单元的 下传信号ST (N-1)，漏极电性连接于第N-ι级水平扫描线G (N-1)，源极电性连接于该第N级 栅极信号点Q(N);所述上拉模块包括第十薄膜晶体管T10,其栅极电性连接该第N级栅极 信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性连接于第 N级水平扫描线G(N);所述下传模块包括第十一薄膜晶体管T11，其栅极电性连接该第N级 栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极输出第N 级下传信号ST(N);所述第一下拉模块包括第十二薄膜晶体管T12,其栅极电性连接第N+2 级水平扫描线G (N+2)，漏极电性连接于第N级水平扫描线G (N)，源极输入第一直流低电压 VSS1 ;第十三薄膜晶体管T13,其栅极电性连接第N+2级水平扫描线G(N+2)，漏极电性连接 于该第N级栅极信号点Q (N)，源极输入第一直流低电压VSS1 ;所述自举电容模块包括自举 电容Cb。
[0014] 所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管T5的栅极电性连接于 电路启动信号STV ;第九薄膜晶体管T9的栅极和漏极均电性连接于电路启动信号STV。
[0015] 所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管T6的栅极电性连接 于电路启动信号STV ;第十二薄膜晶体管T12的栅极电性连接于第二级水平扫描线G(2); 第十三薄膜晶体管T13的栅极电性连接于第二级水平扫描线G(2)。
[0016] 所述下拉维持模块还包括：第二电容Cst2,其上极板电性连接第一电路点P(N)， 下极板输入第一直流低电压VSS1。
[0017] 所述下拉维持模块还包括：第十四薄膜晶体管T14,其栅极电性连接第N+1级水平 扫描线G (N+1)，漏极电性连接第二电路点S (N)，源极输入第一直流低电压VSS1。
[0018] 所述下拉维持模块还包括：第二电容Cst2,其上极板电性连接第一电路点P(N)， 下极板输入第一直流低电压VSS1 ;第十四薄膜晶体管T14,其栅极电性连接第N+1级水平扫 描线G (N+1)，漏极电性连接第二电路点S (N)，源极输入第一直流低电压VSS1。
[0019] 所述第一高频时钟信号CK与第二高频时钟信号XCK是两个相位完全相反的高频 时钟信号源。
[0020] 所述第一下拉模块中第十二薄膜晶体管T12的栅极与第十三薄膜晶体管T13的栅 极均电性连接第N+2级水平扫描线G (N+2)，主要为了实现第N级栅极信号点Q (N)电位呈三 个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又 上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持 平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。
[0021] 所述第N级栅极信号点（Q(N))电位呈三个阶段，其中第三阶段的变化主要受第六 薄膜晶体管T6的影响。
[0022] 所述第六薄膜晶体管T6的栅极可以电性连接于第N+1级下传信号ST(N+1)。
[0023] 所述第二直流低电压VSS2为负压源，该第二直流低电压VSS2的电位低于第一直 流低电压VSS1。
[0024] 本发明的有益效果：本发明提供一种具有自我补偿功能的栅极驱动电路，利用电 容的自举作用来控制下拉维持模块的第一电路点P (N)，设计能够检测薄膜晶体管阈值电压 的功能，并将阈值电压存贮在第一电路点P(N)，进而实现第一电路点P(N)的控制电压随着 薄膜晶体管的阈值电压漂移而变化。本发明通过设计具有自我补偿功能的下拉维持模块来 提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响；还 可以设计成直接由一组直流信号源DC控制的下拉维持模块，既可以节省电路版图设计空 间，又可以降低电路的整体功耗。
[0025] 为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细 说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。

【专利附图】

【附图说明】
[0026] 下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案 及其它有益效果显而易见。
[0027] 附图中，
[0028] 图1为目前常采用的栅极驱动电路架构示意图；
[0029] 图2a为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化示意 图；
[0030] 图2b为阈值电压漂移前后薄膜晶体管整体电流与电压曲线关系变化示意图；
[0031] 图3为本发明具有自我补偿功能的栅极驱动电路单级架构示意图；
[0032] 图4为本发明具有自我补偿功能的栅极驱动电路单级架构第一级连接关系示意 图；
[0033] 图5为本发明具有自我补偿功能的栅极驱动电路单级架构最后一级连接关系示 意图；
[0034] 图6为图3中采用的下拉维持模块第一实施例的电路图；
[0035] 图7a为阈值电压漂移前图3所示的栅极驱动电路时序图；
[0036] 图7b为阈值电压漂移后图3所不的棚极驱动电路时序图；
[0037] 图8为图3中采用的下拉维持模块第二实施例的电路图；
[0038] 图9为图3中采用的下拉维持模块第三实施例的电路图；
[0039] 图10为图3中采用的下拉维持模块第四实施例的电路图。

【具体实施方式】
[0040] 为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施 例及其附图进行详细描述。
[0041] 请参阅图3,为本发明具有自我补偿功能的栅极驱动电路单级架构示意图。包括： 级联的多个G0A单元，按照第N级G0A单元控制对显示区域第N级水平扫描线G (N)充电， 该第N级G0A单元包括：上拉控制模块1、上拉模块2、下传模块3、第一下拉模块4、自举电 容模块5、及下拉维持模块6 ;所述上拉模块2、第一下拉模块4、自举电容模块5、下拉维持 电路6分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控 制模块1与下传模块3分别与该第N级栅极信号点Q (N)电性连接，所述下拉维持模块6输 入第一直流低电压VSS1及第二直流低电压VSS2。
[0042] 所述下拉维持模块6包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P(N)， 漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1 ;第二薄膜晶体管 T2,其栅极电性连接第一电路点P(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第 一直流低电压VSS1 ;第三薄膜晶体管T3,其采用二极体接法，栅极电性连接直流信号源DC， 漏极电性连接直流信号源DC，源极电性连接第二电路点S(N);第四薄膜晶体管T4,其栅极 电性连接第N级栅极信号点Q (N)，漏极电性连接第二电路点S (N)，源极输入第一直流低电 压VSS1 ;第五薄膜晶体管T5,其栅极电性连接第N-1级下传信号ST(N-l)，漏极电性连接 第一电路点P(N)，源极输入第一直流低电压VSS1 ;第六薄膜晶体管T6,其栅极电性连接第 N+1级水平扫描线G(N+1)，漏极电性连接第一电路点P(N)，源极电性连接第N级栅极信号 点Q(N)，所述第六薄膜晶体管T6的控制端，第N+1级水平扫描线G(N+1)也可以替换成接 第N+1级下传信号ST(N+1)，即第六薄膜晶体管T6的栅极可以电性连接于第N+1级下传信 号ST(N+1)，这样也可以降低第六薄膜晶体管T6的漏电影响；第七薄膜晶体管T7,其栅极 电性连接第N级下传信号ST (N)，漏极电性连接第一电路点P (N)，源极输入第一直流低电 压VSS1 ;第八薄膜晶体管T8,其栅极电性连接第一电路点P(N)，漏极电性连接第N级下传 信号ST (N)，源极输入第二直流低电压VSS2 ;第一电容Cst 1，其上极板电性连接第二电路点 S (N)，下极板电性连接第一电路点P (N)。
[0043] 所述上拉控制模块1包括第九薄膜晶体管T9,其栅极输入来自第N-1级G0A单元 的下传信号ST (N-1)，漏极电性连接于第N-ι级水平扫描线G (N-1)，源极电性连接于该第N 级栅极信号点Q (N);所述上拉模块2包括第十薄膜晶体管T10,其栅极电性连接该第N级栅 极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性连接于 第N级水平扫描线G(N);所述下传模块3包括第十一薄膜晶体管T11，其栅极电性连接该 第N级栅极信号点Q (N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极输 出第N级下传信号ST (N);所述第一下拉模块4包括第十二薄膜晶体管T12,其栅极电性连 接第N+2级水平扫描线G (N+2)，漏极电性连接于第N级水平扫描线G (N)，源极输入第一直 流低电压VSS1 ;第十三薄膜晶体管T13,其栅极电性连接第N+2级水平扫描线G (N+2)，漏极 电性连接于该第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1 ;所述第一下拉模块 4中第十二薄膜晶体管T12的栅极与第十三薄膜晶体管T13的栅极均电性连接第N+2级水 平扫描线G (N+2)，主要是为了实现第N级栅极信号点Q (N)电位呈三个阶段，第一阶段是上 升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持 一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用 三个阶段中的第三阶段进行阈值电压的自我补偿；所述自举电容模块5包括自举电容Cb。
[0044] 所述多级水平扫描线之间的级数是循环的，即当第N级水平扫描线G (N)中的N为 最后一级Last时，第N+2级水平扫描线G (N+2)代表第二级水平扫描线G (2);当第N级水 平扫描线G (N)中的N为倒数第二级Last-Ι时，第N+2级水平扫描线G (N+2)代表第一级水 平扫描线G(l)，以此类推。
[0045] 请参阅图4并结合图3,图4为本发明具有自我补偿功能的栅极驱动电路单级架构 第一级连接关系示意图，即N为1时的栅极驱动电路连接关系示意图。其中，第五薄膜晶体 管T5的栅极电性连接于电路启动信号STV ;第九薄膜晶体管T9的栅极和漏极均电性连接 于电路启动信号STV。
[0046] 请参阅图5并结合图3,图5为本发明具有自我补偿功能的栅极驱动电路单级架 构最后一级连接关系不意图，即N为最后一级Last时的棚极驱动电路连接关系不意图。其 中，第六薄膜晶体管T6的栅极电性连接于电路启动信号STV ;第十二薄膜晶体管T12的栅 极电性连接于第二级水平扫描线G(2);第十三薄膜晶体管T13的栅极电性连接于第二级水 平扫描线G (2)。
[0047] 请参阅图6,为图3中采用的下拉维持模块第一实施例的电路图，其中控制信号源 仅采用直流信号源DC。包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P (N)，漏极电 性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1 ;第二薄膜晶体管T2,其栅 极电性连接第一电路点P (N)，漏极电性连接第N级栅极信号点Q (N)，源极输入第一直流低 电压VSS1 ;第三薄膜晶体管T3,其采用二极体接法，栅极电性连接直流信号源DC，漏极电性 连接直流信号源DC，源极电性连接第二电路点S(N);第四薄膜晶体管T4,其栅极电性连接 第N级栅极信号点Q (N)，漏极电性连接第二电路点S (N)，源极输入第一直流低电压VSS1，第 四薄膜晶体管T4主要在作用期间拉低第二电路点S(N)，这样就可以实现通过第二电路点 S(N)来控制第一电路点P(N)电位的目的；第五薄膜晶体管T5,其栅极电性连接第N-1级下 传信号ST (N-1)，漏极电性连接第一电路点P (N)，源极输入第一直流低电压VSS1 ;第六薄膜 晶体管T6，其栅极电性连接第N+1级水平扫描线G (N+1)，漏极电性连接第一电路点P (N)，源 极电性连接第N级栅极信号点Q (N)，所述第六薄膜晶体管T6的控制端第N+1级水平扫描线 G(N+1)也可以替换成接第N+1级下传信号ST(N+1)，这样也可以降低第六薄膜晶体管T6的 漏电影响；这样设计的目的就是利用第N级栅极信号点Q(N)的三个阶段中的第三阶段的电 位进行阈值电压的侦测，并将其电位存贮在第一电路点P(N);第七薄膜晶体管T7,其栅极 电性连接第Ν级下传信号ST (Ν)，漏极电性连接第一电路点Ρ (Ν)，源极输入第一直流低电压 VSS1 ;第八薄膜晶体管Τ8,其栅极电性连接第一电路点Ρ (Ν)，漏极电性连接第Ν级下传信号 ST (Ν)，源极输入第二直流低电压VSS2,所述第八薄膜晶体管Τ8主要负责将第Ν级下传信号 ST(N)拉低到负电位第二直流低电压VSS2。；第一电容Cstl，其上极板电性连接第二电路点 S (N)，下极板电性连接第一电路点Ρ (N)。
[0048] 所述第三薄膜晶体管T3栅极电性连接直流信号源DC，采用直流信号源DC可以降 低电路整体的功耗，但是同时也会增加下拉维持模块6的电压应力作用。
[0049] 请参阅图7a、7b并结合图3,图7a为阈值电压漂移前图3所示的栅极驱动电路时 序图，图7b为阈值电压漂移后图3所示的栅极驱动电路时序图。在图7a、7b中，STV信号 是电路启动信号，第一高频时钟信号CK与第二高频时钟信号XCK是一组相位完全相反的高 频时钟信号源，DC是一个处于高电位的直流信号源，G(N-l)是第N-1级水平扫描线，即前一 级的扫描输出信号，ST(N-l)是第N-1级下传信号，即前一级的下传信号，Q(N-l)是第N-1 级栅极信号点，即前一级的栅极信号点，Q(N)是第N级栅极信号点，即本级的栅极信号点。
[0050] 如图7a、7b所示，第N级栅极信号点Q(N)电位呈三个阶段，其中三个阶段中的第 三阶段的变化主要受第六薄膜晶体管T6的影响。由图7a可知，在液晶面板刚点亮的初始 时间T0时，阈值电压Vth较小，即栅极驱动电路没经过长期操作时，阈值电压Vth未发生漂 移，第N级栅极信号点Q(N)的第三阶段电位较低，与之对应的第一电路点P(N)的电位也 较低。由图7b可知，第N级栅极信号点Q(N)的第三阶段电位在电压应力作用下阈值电压 Vth漂移后随之抬升，这样就可以实现利用该部分来侦测第一薄膜晶体管T1与第二薄膜晶 体管T2的阈值电压的目的。
[0051] 由图7a与7b可知图3所示栅极驱动电路的工作过程为：第N+1级水平扫描线 G(N+1)导通时，第六薄膜晶体管T6打开，此时第N级栅极信号点Q(N)与第一电路点P(N) 的电位相同，第二薄膜晶体管T2等效成二极体接法，第一电路点Ρ (N)在第N级栅极信号点 Q(N)的第三阶段，可以通过第六薄膜晶体管T6存储第一薄膜晶体管T1与第二薄膜晶体管 T2的阈值电压的值，那么，随着阈值电压Vth的漂移，第N级栅极信号点Q (N)的第三阶段的 电位抬升，第一电路点P(N)存贮的阈值电压的电位值也抬升，然后，第二电路点S(N)再通 过第一电容Cstl来抬升第一电路点P(N)，这样就可以补偿阈值电压的变化。
[0052] 如图7a、7b所示，阈值电压漂移前后，第N级栅极信号点Q(N)与第一电路点P(N) 的电位也发生了明显的变化，尤其是第一电路点P(N)的电位的增加能够有效地降低阈值 电压漂移对第一薄膜晶体管T1与第二薄膜晶体管T2开态电流的影响，从而确保第N级水 平扫描线G(N)和第N级栅极信号点Q(N)能够在长期操作后，依然很好地维持在低电位状 态。
[0053] 如果第一薄膜晶体管T1与第二薄膜晶体管T2的阈值电压Vth发生正向的漂移， 逐渐变大的话，第六薄膜晶体管T6就会存贮一个较高的阈值电压值到第一电路点P(N)，那 么，在自举抬升之后第一电路点Ρ (N)的电位会变得更高，这样就可以补偿阈值电压Vth增 加带来的负面效果，实现下拉维持模块自我补偿的作用，可以有效地提高下拉维持模块的 可靠性；而且采用这种自我补偿式的下拉维持模块设计，可以不需要设计两个交替工作的 模块，仅设计一个由直流信号源控制的下拉维持模块即可，这样即可以降低功耗，又可以节 省版图设计空间。
[0054] 请参阅图8并结合图6,图8为图3采用的下拉维持模块第二实施例的电路图。图 8是在图6的基础上增加一个第二电容Cst2,其上极板电性连接第一电路点P (N)，下极板输 入第一直流低电压VSS1，第二电容Cst2的主要作用就是存贮阈值电压。由于第一薄膜晶体 管T1与第二薄膜晶体管T2本身存在一定的寄生电容，可以起到第二电容Cst2的作用，因 此，在实际电路设计中第二电容Cst2可以去掉。
[0055] 请参阅图9并结合图6,图9为图3采用的下拉维持模块第三实施例的电路图。图 9是在图6的基础上增加一个第十四薄膜晶体管T14,其栅极电性连接第N+1级水平扫描线 G(N+1)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1 ;该第十四薄膜晶 体管T14的主要目的是弥补第N级栅极信号点Q(N)第一阶段电位不高，而导致的第二电路 点S(N)作用期间电位下拉不够低。
[0056] 请参阅图10并结合图6,图10为图3采用的下拉维持模块第四实施例的电路图。 图10是在图6的基础上增加：第二电容Cst2,其上极板电性连接第一电路点P(N)，下极板 输入第一直流低电压VSS1 ;第十四薄膜晶体管T14,其栅极电性连接第N+1级水平扫描线 G (N+1)，漏极电性连接第二电路点S (N)，源极输入第一直流低电压VSS1。
[0057] 图3所示的栅极驱动电路单级架构中下拉维持模块6可以替换为图6、图8、图9、 图10中的任意一种下拉维持模块设计方案，其替换后的栅极驱动电路时序图与图7a、图7b 相同，其工作过程与图3所示的栅极驱动电路相同，因此不再赘述。
[0058] 综上所述，本发明提供一种具有自我补偿功能的栅极驱动电路，针对现有栅极驱 动电路架构中下拉维持模块受到电压应力严重、最容易失效的问题，利用电容的自举作用 来控制下拉维持模块的第一电路点P(N)，设计能够检测薄膜晶体管阈值电压的功能，并将 阈值电压存贮在第一电路点P (N)，进而实现第一电路点P (N)的控制电压随着薄膜晶体管 的阈值电压漂移而变化。本发明通过设计具有自我补偿功能的下拉维持模块来提高栅极驱 动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响；还可以设计成 直接由一组直流信号源DC控制的下拉维持模块，既可以节省电路版图设计空间，又可以降 低电路的整体功耗。
[0059] 以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术 构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的 保护范围。
【权利要求】
1. 一种具有自我补偿功能的栅极驱动电路，其特征在于，包括：级联的多个GOA单元， 按照第N级G0A单元控制对显示区域第N级水平扫描线（G(N))充电，该第N级G0A单元 包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉维持模 块；所述上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅极信号点 (Q(N))和该第N级水平扫描线（G(N))电性连接，所述上拉控制模块与下传模块分别与该 第N级栅极信号点（Q(N))电性连接，所述下拉维持模块输入第一直流低电压（VSS1)及第 二直流低电压（VSS2); 所述下拉维持模块包括：第一薄膜晶体管（T1)，其栅极电性连接第一电路点（P(N))， 漏极电性连接第N级水平扫描线（G(N))，源极输入第一直流低电压（VSS1);第二薄膜晶体 管（T2)，其栅极电性连接第一电路点（P (N))，漏极电性连接第N级栅极信号点（Q (N))，源极 输入第一直流低电压（VSS1);第三薄膜晶体管（T3)，其栅极电性连接直流信号源（DC)，漏 极电性连接直流信号源（DC)，源极电性连接第二电路点（S(N));第四薄膜晶体管（T4)，其 栅极电性连接第N级栅极信号点（Q(N))，漏极电性连接第二电路点（S(N))，源极输入第一 直流低电压（VSS1);第五薄膜晶体管（T5)，其栅极电性连接第N-1级下传信号（ST(N-l))， 漏极电性连接第一电路点（P(N))，源极输入第一直流低电压（VSS1);第六薄膜晶体管 (T6)，其栅极电性连接第N+1级水平扫描线（G(N+1))，漏极电性连接第一电路点（P(N))， 源极电性连接第N级栅极信号点（Q(N));第七薄膜晶体管（T7)，其栅极电性连接第N级 下传信号（ST(N))，漏极电性连接第一电路点（P(N))，源极输入第一直流低电压（VSS1); 第八薄膜晶体管（T8)，其栅极电性连接第一电路点（P(N))，漏极电性连接第N级下传信号 (ST(N))，源极输入第二直流低电压（VSS2);第一电容（Cstl)，其上极板电性连接第二电路 点（S (N))，下极板电性连接第一电路点（P (N))。
2. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述上 拉控制模块包括第九薄膜晶体管（T9)，其栅极输入来自第N-1级G0A单元的下传信号 (ST(N-l))，漏极电性连接于第N-1级水平扫描线（G(N-l))，源极电性连接于该第N级栅 极信号点（Q(N));所述上拉模块包括第十薄膜晶体管（T10)，其栅极电性连接该第N级栅 极信号点（Q(N))，漏极输入第一高频时钟信号（CK)或第二高频时钟信号（XCK)，源极电性 连接于第N级水平扫描线（G(N));所述下传模块包括第十一薄膜晶体管（T11)，其栅极电 性连接该第N级栅极信号点（Q(N))，漏极输入第一高频时钟信号（CK)或第二高频时钟信 号（XCK)，源极输出第N级下传信号（ST(N));所述第一下拉模块包括第十二薄膜晶体管 (T12)，其栅极电性连接第N+2级水平扫描线（G(N+2))，漏极电性连接于第N级水平扫描 线（G(N))，源极输入第一直流低电压（VSS1);第十三薄膜晶体管（T13)，其栅极电性连接第 N+2级水平扫描线（G(N+2))，漏极电性连接于该第N级栅极信号点（Q(N))，源极输入第一直 流低电压（VSS1);所述自举电容模块包括自举电容（Cb)。
3. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述栅极 驱动电路的第一级连接关系中，第五薄膜晶体管（T5)的栅极电性连接于电路启动信号 (STV);第九薄膜晶体管（T9)的栅极和漏极均电性连接于电路启动信号（STV)。
4. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述栅极 驱动电路的最后一级连接关系中，第六薄膜晶体管（T6)的栅极电性连接于电路启动信号 (STV);第十二薄膜晶体管（T12)的栅极电性连接于第二级水平扫描线（G(2));第十三薄膜 晶体管（T13)的栅极电性连接于第二级水平扫描线（G(2))。
5. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述下拉维 持模块还包括：第二电容（Cst2)，其上极板电性连接第一电路点（P(N))，下极板输入第一 直流低电压（VSS1)。
6. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述下拉维 持模块还包括：第十四薄膜晶体管（T14)，其栅极电性连接第N+1级水平扫描线（G(N+1))， 漏极电性连接第二电路点（S(N))，源极输入第一直流低电压（VSS1)。
7. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述下拉维 持模块还包括：第二电容（Cst2)，其上极板电性连接第一电路点（P(N))，下极板输入直流 低电压（VSS);第十四薄膜晶体管（T14)，其栅极电性连接第N+1级水平扫描线（G(N+1))， 漏极电性连接第二电路点（S(N))，源极输入第一直流低电压（VSS1)。
8. 如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一高 频时钟信号（CK)与第二高频时钟信号（XCK)是两个相位完全相反的高频时钟信号源。
9. 如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一下 拉模块中第十二薄膜晶体管（T12)的栅极与第十三薄膜晶体管（T13)的栅极均电性连接 第N+2级水平扫描线（G(N+2))，主要为了实现第N级栅极信号点（Q(N))电位呈三个阶段， 第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个 高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电 位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。
10. 如权利要求9所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第N级 栅极信号点（Q(N))电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管（T6)的 影响。
11. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第六薄 膜晶体管（T6)的栅极可以电性连接于第N+1级下传信号（ST(N+1))。
12. 如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第二直 流低电压（VSS2)为负压源，该第二直流低电压（VSS2)的电位低于第一直流低电压（VSS1)。
【文档编号】G09G3/36GK104064159SQ201410342374
【公开日】2014年9月24日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】戴超 申请人:深圳市华星光电技术有限公司