专利名称：半导体测试装置与测试半导体元件的方法
技术领域：
本发明涉及半导体测试装置及测试方法，特别涉及半导体晶片的测试装置及测试方法。
背景技术：
半导体集成电路工业发展得相当快速。半导体材料与集成电路设计的技术演进造就了众多的集成电路世代，其中每个新世代的集成电路体积日益缩减，电路也更加复杂化。然而，这些优势同时也使得工艺的复杂度提升。为了实现集成电路的微缩，半导体工艺领域的制造技术同时也须提升。集成电路的发展过程中，功能密度(functional density,即单位晶片(wafer)面积所包含的互相稱合的元件数量)大体上增加，而几何面积(geometrysize，即工艺可实现的最小元件或线路)则减少。这个尺寸微缩的现象可使产出效率变佳，并节省制造成本。·半导体元件的工艺包括一种或多种测试流程。多个测试单元以及测试焊盘可用以执行测试。传统的测试方法中，测试单元的数量被局限于测试焊盘的数量。当半导体元件的尺寸日益微缩，可用晶片的表面积更显珍贵，因此，测试焊盘的数量更需要被限制，例如少于30组。由于表面积的考虑，使得能够安装的测试单元数量更加有限。如此有限的测试单元以及测试焊盘的数量可能不足以在先进的集成电路上执行有效率的测试流程。因此，即便现今的测试装置与测试方法大体上仍可以达成测试的目的，但仍具有许多可改善的空间。
发明内容
有鉴于此，为解决现有技术的问题，本发明提出一种半导体测试装置，包括多个测试焊盘；多个测试单元；一开关电路，耦合于所述测试焊盘与所述测试单元之间，该开关电路包括多个开关元件；以及一控制电路，与该开关电路耦合，该控制电路可操控使选择性的开启所述开关元件的一子集合，以建立所述多个测试单元之中一被选择的测试单元以及一个或数个所述测试焊盘之间的电性连结。本发明还提出一种元件，用于测试一半导体晶片，包括多个导电性测试焊盘，可施加电信号于其上；多个测试结构，分别包括一半导体电路部件；一走线电路，包括多个可操控的开关，每一所述可操控的开关分别包括一控制端点、一输出端点，以及一输入端点，其中每一所述可操控的开关皆通过该输出端点及该输入端点耦接于所述多个测试焊盘之一以及所述多个测试结构之一之间；以及一控制电路，包括被一时钟脉冲信号所驱动的多个储存单元，其中每一所述储存单元的一输出端皆耦接于所述可操控的开关相对应的一子集合的所述控制端点。本发明另提出一种用来测试半导体晶片的方法，包括提供多个测试焊盘；提供多个测试单元；提供多个可操控的开关元件，每一所述可操控的开关元件分别耦接于相对应的所述多个测试焊盘之一以及相对应的所述多个测试单元之一之间；以及选择性的开启所述开关元件的一子集合，其中所述开关元件的该子集合与一被选择的测试单元以及所述测试焊盘的至少一子集合耦接，且其中该选择性的开启的步骤建立该被选择的测试单元以及所述测试焊盘的至少该子集合之间的电性连结。本发明的技术方案可以减少测试焊盘的数量，容纳更多的测试单元，更符合先进以及未来集成电路的需求。
本发明所公开的说明书内容可搭配以下附图阅读以使更容易理解。须注意的是附图的部分特征并未根据业界的实际产品比例所规划。事实上，这些特征的长宽比例都可以任意增减，并不影响发明的本质。图IA和图IB为用于晶片测试的部分结构示意图；图2为本发明所公开的一测试装置的示意图； 图3为一测试焊盘以及多个开关元件与该测试焊盘耦接的示意图；图4A至图4C为范例开关元件的示意图；图5A至图5B为范例测试单元的示意图；图6为控制电路，测试焊盘，测试单元以及开关元件的示意图；图7为一测试装置的示意图，包括控制电路，测试焊盘，测试单元以及开关元件；图8为一测试装置的平面示意图，包括控制电路，测试焊盘，测试单元以及开关元件；图9为一流程图，显示本发明所公开的一测试晶片的方法。主要附图标记说明4(Γ测试装置；50 测试单元；6(Γ测试焊盘；7(Γ测试装置；80 测试单元；9(Γ测试焊盘；95 解码器；100"测试装置；11(Γ测试焊盘；120、120Α 至 120D 测试单元；130 开关电路；14(Γ控制电路；200、200Α 至 200D 开关元件；201、202、211、212、221、222 输入 / 输出端；203、204、213、223 控制端；300-304"储存单元；320"信号源；330"重设信号；
340"时钟脉冲信号；350-353 缓冲器；400"电路；500 方法；510、520、530、540 步骤；『数据储存端；CLK 时钟脉冲输入端；R 重设端； 输出端；QB 反相输出端；VdcU Vss、CLOCK、RESET 输入。
具体实施例方式应可理解以下所公开的内容提供多种不同的实施例或范例，以实现本发明的不同特征。范例中特定的部件以及组成亦于以下内容中描述，以简化本发明使之容易理解。这些实施例仅供参考范例之用，并非意图限制发明的范畴。再者，文中关于形成第一特征于第二特征之上的描述系包括第一特征直接形成于第二特征之上，也可以是尚有其他特征介于第一特征与第二特征之间，第一特征并未直接接触第二特征。为求简明，附图中的各个特征可能被绘制为不同的尺寸。图IA及图IB为用来测试半导体晶片的两测试装置范例。图IA显示一测试装置40，包括多个测试单元50，所述多个测试单元50的端子分别与多个测试焊盘60耦接。测试单元50被设计且构造作为半导体电路单元或部件电性测试之用。因此，测试单元50可分别包括半导体单元或部件其中之一。测试焊盘60为具有导电性的焊盘片，用以建立测试单元50与外部装置的电性连结。电流或电压可以施加于测试焊盘60。图IB则显示一测试装置70，包括多个测试单元80以及多个测试焊盘90。测试单元80与测试焊盘90通过一解码器95电性耦合。解码器95可包含一多工器，反相器，及/或布林逻辑闸如AND，OR, NAND, NOR, XOR等。解码器95为可操作，以建立一个或多个测试单元80与测试焊盘90之间的电性连结。图IA的测试装置40与图IB的测试装置70的限制为需要太多测试焊盘60。举例而言，测试装置40需要21个测试焊盘以有效的测试八个测试单元。测试焊盘将会占去晶片的表面积，而表面积在尺寸微缩中的过程中重要性日益增加。因此，太多的测试焊盘是一种浪费资源的设计。测试装置70需要的测试焊盘较量测试装置40少。一般而言，测试装置70可以支持X数量的测试单元以及Y数量的测试焊盘，其中X=2~Y。然而，这代表当测试单元的数量增加，测试焊盘的数量也必须增加。先进的半导体工艺必须需要更大量的测试单元以有效的测试晶片效能。因此，测试装置70可能无法应付先进半导体工艺的需求，因为测试装置70可能无法提供足够数量的测试焊盘以支持所需的测试单元数量。为了解决上述的缺点，本发明公开一种测试装置运用一控制电路以及一开关电路以选择所需的测试单元。可参照图2所示测试装置100的简化后方块图。测试装置包括多个测试焊盘，以区块110表示。多个测试单元(或称之为测试结构)以区块120表示，一开关电路130 (或称之为传送电路,routing circuit),以及一控制电路140。测试焊盘110包括多个具有导电特性的测试焊盘，测试信号可以通过其中任一传递。测试信号可以是一电流或一电压。测试单元120包括多个测试单元被设计及构造为测试半导体电路单元或部件之用。举例来说，一个测试单元可以包括一主动元件如晶体管(例如场效晶体管或双极性晶体管)或一被动元件例如电阻元件，电容元件，或是电感元件。每个测试单元120皆包括一个或多个端点以作为与其他元件电性耦合的接点。测试焊盘110与测试单元120通过开关电路130相互耦合。开关电路130包括多个开关元件，所述开关元件可选择性的被开启或关闭。每个开关元件皆分别与测试单元中相对应的端子接合。开关电路130与控制电路140电性连接并受控制电路140的控制。于一实施例中，控制电路140包括多个正反器(flip-flop)作为控制元件。测试焊盘110，测试单元120，开关电路130以及控制电路140将于以下作更详细的说明。
图3示出一简易的电路示意图，包括一测试焊盘110以及与之耦合的多个开关元件200。测试焊盘110包括一导电材料，例如铜或铝。一电子信号(例如一测试信号)可通过测试焊盘110被施加于测试装置上。晶片接受度测试(Wafer Acceptance Test)中一种常见的测试焊盘大小为50微米乘50微米，位于一高60微米的切割道(scribe line)之上。切割道间距(pitch)为100微米，测试焊盘则宽50微米。总括来说，晶片接受度测试的测试线(test line)上的测试焊盘数量会多于20个。应可理解测试焊盘与切割道的尺寸都可以自由调整以符合各种设计情况的最佳化考虑。图4A至图4B示出两种不同的开关元件200电路实施例示意图。于图4A中，开关元件200A包括一传输闸。传输闸以一 NMOS晶体管与一 PMOS晶体管并联组合而成。NMOS晶体管栅极的信号与PMOS晶体管栅极的信号为互补。例如当一高逻辑电平(I)施加于NMOS晶体管栅极，则有一低逻辑电平(O)施加于PMOS晶体管栅极。开关元件200A具有输入/输出端201至202，以及控制端203与204。控制信号决定开关元件200A为开启(ON)或关闭(OFF)。如此一来，开关元件200A可作为一双向可调开关-数据信号可以由输入/输出端201传送至输入/输出端202，或由输入/输出端202传送至输入/输出端201。于图4B中，开关元件200B包括一 PMOS通闸(pass gate)。PMOS通闸是由一 PMOS晶体管所构成，与图4A中的传输闸类似。PMOS通闸具有输出/输入端211-212，可让数据信号通过，以及一控制端213，可施加一控制信号以开启或关闭该PMOS通闸。于第4C图中，开关元件200C包括一 NMOS通闸。NMOS通闸是由一 NMOS晶体管所构成，与图4A中的传输闸类似。NMOS通闸具有输出/输入端221-222，可让数据信号通过，以及一控制端223，可施加一控制信号以开启或关闭该NMOS通闸。应可理解图4A至图4C所示的开关元件200A至200C仅为范例，其他适合的开关元件也可在实施例中替代使用。图5A及图5B包括如图2所示的测试单元120实施例的简易的电路方块图。于图5A中，一测试单元120A包括一晶体管元件,例如一场效晶体管元件。该晶体管元件具有一栅极端，一源极端，一漏极端，以及一体极端(body)。上述每个端点皆与两开关元件200耦合(其中开关元件200可使用图4A至图4C所公开的任一实施例，或是其他适合的元件)。于晶体管元件的每个端点，开关元件200之一被用来产生一信号(例如一电流)至该端点，另一开关元件200则被用来感测该端点之一信号(例如一电压)。如此的产生感测设计可以用来补偿电路的寄生元件，例如寄生电阻。于图5B中，一测试单元120B包括一电阻元件。该电阻元件具有两端，每一端皆与两开关元件200耦合。如同测试单元120A，开关元件200之一被用来产生一电流至该端点，另一开关元件200则被用来感测该端点的一电压。测试单元120A与120B中每一个开关200都耦合至如图2至图3相对应的一个测试焊盘110。应可理解此处所公开的测试装置中的测试单元可能具有不同的设置方式或设定。举例来说，某些测试单元可能只有部分端与开关元件耦合，而其余的端点则接地或呈开路状态。另一实施例中，部分测试单元可能有一个或数个端仅与一开关元件耦合，而非与两开关元件耦合。为求简明，这些额外的测试单元不于本文中详述。·
图6为如图2的实施例中，经简化的控制电路140的部分电路方块图。控制电路140包括多个储存单元，部分的该些储存单元300至304可以储存一状态，例如逻辑高电平(I)或逻辑低电平(O)。于一实施例中，该些储存单元300至304为数据正反器(Dflip-flop)元件，因此储存单元300至304在下文中也可被称为正反器元件。这些正反器兀件具有一数据输入端D, —时钟脉冲输入端CLK, 一重设端R, —输出端Q，一反相输出端QB(其输出与Q反相)。正反器元件300至304彼此串联耦合。正反器元件300的数据输入端D与一信号源320耦合，该信号源320于本实施例中输出一逻辑高电平(I)。举例来说，信号源320可以连接至一电源轨，例如Vdd或Vss。正反器元件300的反相输出端QB与正反器元件301的数据输入端D耦合，但其余的正反器元件301至304中，每个正反器元件的输出端Q皆与下一个正反器元件的数据输入端D耦合。举例来说，正反器元件301的输出端Q与(下一个)正反器兀件302的输入端D f禹合。正反器元件300至304的重设端R皆与一重设信号330耦合。当重设信号330启动时，所有的正反器元件300至304皆重新设定(reset)。正反器元件300至304的时钟脉冲输入端CLK皆与一时钟脉冲信号340耦合。多个缓冲器350至353被用来于时钟脉冲信号被正反器元件300至303的时钟脉冲输入端CLK接收之前缓冲时钟脉冲信号340。正反器元件300至304的输出端Q则分别与开关元件200A至200D耦合。开关元件200A至200D分别耦合于测试单元120A至120D与测试焊盘110的一子集合之间。换言之，测试单元120A至120D共享测试焊盘110的该子集合，但并非同时。测试焊盘110的该子集合与一特定测试单元的电性连结建立于当该测试单元的开关元件开启时。举例而言，若开关元件200A开启而开关元件200B至200D关闭时，多个测试焊盘110与测试单元120A的电性连结得以建立。同时，开关元件200B至200D既然为关闭状态，测试单元120B至120D与测试焊盘110之间并未建立电性连结。应可理解，若开关元件为传输闸，一反相器亦可耦接至相对应的正反器的输出端Q，以从反相器元件提供互补逻辑的控制信号至传输闸。此处所公开的正反器元件301至304被设定为一次开启一组开关元件(根据时钟脉冲信号)，以使无论何时都只有一个测试单元为开启状态。如此一来，当该测试单元与测试焊盘中至少一子集合之间建立起电性连结时，其余的测试单元与测试焊盘中所述子集合之间并未具有电性连结。
在下一个时钟脉冲周期，正反器元件302输出一逻辑高电平并开启开关元件200B。此举使测试单元120B与测试焊盘110之间的电性连结得以建立。同时，正反器元件301以及303至304输出一逻辑低电平并且关闭该开关元件200A、200C以及200D。如此一来，测试焊盘Iio与测试单元120A、120C以及120D之间并未建立电性连结。以此类推，在每个时钟脉冲周期，都有一个不同的测试单元被开启(通过与之耦合的开关元件)，并且可以通过测试焊盘110对其进行存取。可于当时借由于测试焊盘施加一测试信号至该测试单元以进行电测试。如此的设定允许测试焊盘的数量维持于一固定的少数，即便当测试单元的数量增加。应可理解，多个额外的正反器元件(以及相对应的开关元件以及测试单元)存在于正反器元件303与304之间，但为使附图简单明了，不在此示出。再者，应可理解于其他实施例中，其他适合的数字电路元件也可作为储存单元300至304，例如SR正反器，JK正反器或闩(latch)。
图7为图2中测试装置100部份电路的方块图。测试装置100包括测试焊盘110，测试单元120，开关电路130，控制电路140。图中显示测试焊盘110的一子集合。于一实施例中，测试焊盘110包括八个测试焊盘与一晶体管元件的四个端点(每个端点与两个测试焊盘，例如一个测试焊盘用以施加一电流，另一个测试焊盘用以感测一电压)，一测试焊盘用以外加时钟脉冲信号，一测试焊盘用以施加重设信号。因此，此实施例中总共使用了 12个测试焊盘。应可理解，不同的实施例可以选择使用各种不同数量的测试焊盘。为求简明，于图7仅显示其中两组测试单元，测试单元120A与120B，其中包括场效晶体管元件。每个场效晶体管元件的四个端点(栅极、源极、漏极以及体极)皆分别通过两个相对应的开关元件连接到两个测试焊盘110。开关电路130包括多个开关元件，该等开关元件如上述讨论所述，可以为传输闸、PMOS通闸、NMOS通闸等。该等开关元件的运作(开/关)由控制电路140所操控，该控制电路140包括多个储存单元，例如D正反器。如上所述并参考图6，于每个时钟脉冲周期中，开关元件中一个对应的子集合被开启，以建立测试单元之一(例如测试单元120A)与测试焊盘110中至少一子集合。因此，每个测试单元可以用同一组测试焊盘测试而不会造成短路的情形。换言之，多个测试焊盘110可以共享同一组测试焊盘，但是是分别在不同的时间点。在任何时间点仅会有一组测试单元经由测试焊盘110被存取。图8为图2中测试装置100经简化后的平面方块图。于一实施例中，测试装置100被设置于晶片的一切割道区域。该切割道区域位于各行列的集成电路元件之间。晶片切割步骤发生于该切割道区域。测试装置100也可被称之为测试线(test line)。测试装置100包括多个测试焊盘110。于一实施例中，具有十二组测试焊盘四个测试焊盘分别为输入Vdd、Vss、CL0CK与RESET，八个测试焊盘分别与一晶体管元件的四个端点耦接(每个端点与两个开关耦接)。测试装置100包括多个测试单元120，例如数百个或数千个测试单元。测试焊盘110的体积相较于测试单元120可大上许多。测试焊盘110与测试单元120可至少部份重叠。测试装置100亦包括电路400。电路400包括如图2的开关电路130及控制电路140。开关电路130包括可操控的开关元件，耦接于测试焊盘110与测试单元120之间。如上所述，控制电路140包括储存单元，例如可以控制开关元件的正反器，得以进而控制哪些测试单元可以电性耦接至测试焊盘110。测试焊盘110的体积相较于单一的正反器元件或开关元件可大上许多。图9显示本发明的实施例中，测试半导体元件的方法500的流程图。应可理解额外的步骤可以添加于图9的方法500之前、之中或之后，其中部份其他方法仅在此做概略的描述。参照图9，方法500先从步骤510开始，提供多个测试焊盘。接着进行步骤520，提供多个测试单元。接着进行步骤530，提供多个可操控的开关元件，所述开关元件分别耦接于一测试焊盘与一测试单元之间。接着进行步骤540，选择性的开启所述多个开关元件之一的子集合，所述开关元件的该子集合耦接于一测试单元与所述测试焊盘的一子集合之间。执行步骤540将建立起被选择的测试单元以及测试焊盘的该子集合。在此所公开的实施例提供了现有的测试装置所没有的优点，应可理解不同的实施例具有不同的优势，所有实施例并无具有一共同优点的必要。优点之一为减少测试焊盘的数量，由于本发明可以将测试焊盘于不同时间点共享于所有的测试单元。一般而言，测试焊·盘相较于测试单元、控制电路、开关电路，占去太多可用空间。换言之，开关电路、控制电路、及/或额外的测试单元并不会占去过多的晶片面积。相较之下，测试焊盘数量的减少则可以显著的节省晶片面积，还可以使造价更低。再者，本发明所公开的实施例相较于现有的测试线路可以提供更多的测试单元。如上所述，现有的测试线路依发展趋势势必随着测试单元的增加需要更多的测试焊盘，当测试焊盘的数量到达某种程度时，传统的测试线路将会没有足够的空间，并在也没办法容纳更多的测试单元。在本发明中，测试焊盘可以维持于一个相对少的数量，无论测试单元的数量多寡。如此一来，此处所公开的实施例所具有容纳更多测试单元的优势，更符合先进以及未来集成电路的需求。再者，本发明所公开的实施例容易设置且不需要额外的工艺。开关电路与控制电路可以轻易的整合入现有的工艺流程之中。本发明所公开的一种广义实施例包括一种半导体测试装置。此测试装置包括多个测试焊盘，多个测试单元；一开关电路耦合于所述测试焊盘与所述测试单元之间，该开关电路包括多个开关元件；以及一个控制电路，与该开关电路耦合，该控制电路通过选择性的开启开关元件的一子集合以建立起一被选择的测试单元以及一个或数个测试焊盘之间的电性连结。本发明所公开的另一种广义实施例包括一种元件，用来测试一半导体晶片。该元件包括多个可导电的测试焊盘，用以施加电信号；多个测试结构，分别包括一半导体电路部份；走线电路包括多个可操控的开关，分别包括一个控制端以及输入/输出端，其中每个开关皆耦接于一个相对应的测试焊盘以及一个相对应的测试结构之间；控制电路包括多个被时钟脉冲信号所驱动的储存单元，其中每个储存单元的输出端皆耦合至一相对应的开关子集合的控制端。本发明所公开的另一种广义实施例包括一种方法，用来测试一半导体晶片。该方法包括提供多个测试焊盘；提供多个测试单元；提共多个可操控的开关元件，所述开关元件分别与一相对应的测试单元以及一相对应的测试焊盘耦接；以及选择测试单元之一并建立其与测试焊盘之一的子集合的电性连结。
以上为数种实施例的相关技术特征，具相同领域的普通技术人员应可从发明说明中轻易理解。具相同领域的普通技术人员应可以轻易的以本发明所公开的内容为基础，力口以设计改良其工艺或结构以获得相同的功效或达 成类似的目的。具相同领域的普通技术人员应可理解，上述同等的结构，或是各种变化、置换、替代手段皆属于本发明中实施例的精神与范畴。
权利要求
1.一种半导体测试装置，包括 多个测试焊盘； 多个测试单元； 一开关电路，耦合于所述多个测试焊盘与所述多个测试单元之间，该开关电路包括多个开关元件；以及 一控制电路，与该开关电路耦合，该控制电路可操控使选择性的开启所述多个开关元件的一子集合，以建立所述多个测试单元之中一被选择的测试单元以及一个或数个所述测试焊盘之间的电性连结。
2.如权利要求I所述的半导体测试装置，其中 所述多个测试单元分别包含多个端点；以及 该子集合中的每一开关元件皆电性耦合于该被选择的测试单元中相对应的一端点与所述多个测试焊盘之一之间。
3.如权利要求I所述的半导体测试装置，其中该控制电路包括多个储存单元。
4.如权利要求3所述的半导体测试装置，其中所述多个储存单元彼此串联并电性耦合，且其中每一所述储存单元的一输出端皆耦合至所述多个开关元件相对应的一子集合。
5.如权利要求4所述的半导体测试装置，其中每一所述多个开关元件分别包括至少两输出/输入端点，以及至少一控制端点； 所述测试焊盘以及所述多个测试单元各自耦合至每一所述多个开关元件的一个或数个输入/输出端点；以及 所述多个储存单元分别与所述多个开关元件的一个或多个控制端点耦合。
6.如权利要求3所述的半导体测试装置，其中所述储存单元被一时钟脉冲信号所驱动，且其中于该时钟脉冲信号的每一脉冲，该控制电路通过相对应的所述开关电路启动所述多个测试单元中不同的一个所述测试单元。
7.—种元件，用于测试一半导体晶片，包括 多个导电性测试焊盘，可施加电信号于其上； 多个测试结构，分别包括一半导体电路部件； 一走线电路，包括多个可操控的开关，每一所述可操控的开关分别包括一控制端点、一输出端点，以及一输入端点，其中每一所述可操控的开关皆通过该输出端点及该输入端点耦接于所述多个测试焊盘之一以及所述多个测试结构之一之间；以及 一控制电路，包括被一时钟脉冲信号所驱动的多个储存单兀，其中每一所述储存单兀的一输出端皆耦接于所述可操控的开关相对应的一子集合的所述控制端点。
8.如权利要求7所述的元件，其中该时钟脉冲信号包括多个时钟脉冲脉冲，且其中该控制电路于每一所述时钟脉冲脉冲皆分别开启不同的所述多个可操控的开关之一。
9.如权利要求8所述的元件，其中所述多个可操控的开关的该子集合皆耦接于相对应的一被选择的测试结构以及所述测试焊盘的至少一子集合之间，当所述多个可操控的开关的该子集合被开启，所述多个可操控的开关的该子集合建立起该被选择的测试结构以及所述多个测试焊盘的所述子集合之间的电性连结。
10.一种用来测试半导体晶片的方法，包括 提供多个测试焊盘；提供多个测试单元； 提供多个可操控的开关元件，每一所述可操控的开关元件分别耦接于相对应的所述多个测试焊盘之一以及相对应的所述多个测试单元之一之间；以及 选择性的开启所述开关元件的一子集合，其中所述开关元件的该子集合与一被选择的测试单元以及所述测试焊盘的至少一子集合耦接，且其中该选择性的开启的步骤建立该被选择的测试单元以及所述测试焊盘的至少该子集合之间的电性连结。
11.如权利要求10所述的方法,还包括产生一时钟脉冲信号,具有多个脉冲,于每一时钟脉冲脉冲使该控制电路中多个储存单元之一输出具有逻辑高电平的一控制信号，且其中该控制信号开启所述开关元件的该子集合。
12.如权利要求10所述的方法，其中该选择性的开启步骤包括同时关闭所述开关元件除了该子集合以外的部分，以使除了该被选择的测试单元之外，其余的所述测试单元与所 述多个测试焊盘的该子集合之间无电性连结。
全文摘要
一种半导体测试装置与测试半导体元件的方法，该装置包括多个测试焊盘；多个测试单元；一开关电路，耦合于测试焊盘与测试单元之间，开关电路包括多个开关元件；以及一控制电路，与开关电路耦合，控制电路可操控使选择性的开启开关元件的一子集合，以建立测试单元之中一被选择的测试单元以及一个或数个测试焊盘之间的电性连结。本发明可以减少测试焊盘的数量，容纳更多的测试单元，更符合先进以及未来集成电路的需求。
文档编号G01R31/26GK102901847SQ20121016571
公开日2013年1月30日 申请日期2012年5月25日 优先权日2011年7月28日
发明者邵志杰, 钟堂轩, 黄思嘉, 曾焕棋, 李建昌, 萧玉兰 申请人:台湾积体电路制造股份有限公司