专利名称：具有升压电路的高压开关电路以及包括其的闪存器件的制作方法
技术领域：
本发明涉及半导体器件，并且更具体地涉及一种闪存器件，其包括能够提高开关操作速度的高压开关电路。
背景技术：
高压半导体存储器件包括高压开关电路。高压开关电路响应于开关控制电压而供给或截止到内部电路的高压，该内部电路需要高压。
图1是相关技术中的高压开关电路的电路图。高压开关电路10包括使能控制电路11、高压开关12以及升压电路13。使能控制电路11和高压开关12可以使用高压NMOS晶体管来实施。下文中，假定使能控制电路11和高压开关12的每个都是NMOS晶体管。升压电路13包括NMOS晶体管N1、N2和电容器C1、C2。
高压开关电路10的操作过程将在下面简短描述。如果使能信号EN被设置到VCC，NMOS晶体管11以VCC-Vth1供给输出节点OUT，其中Vth1是NMOS晶体管11的阈值电压。作为结果，电压VCC-Vth1由开关控制电压VO产生到输出节点OUT上。
NMOS晶体管N1响应于开关控制电压VO而接通，并且输出内部输出电压VINT＝VCC-Vth1-Vth2，其中Vth2是NMOS晶体管N1的阈值电压。此时，逻辑高时钟信号CLK输入到电容器C1。因此，内部输出电压VINT可以由下面的等式来表达。
等式1VINT=(1+Cc1Cc1+Cs1)VCC-Vth1-Vth2]]>(其中Cc1是C1的电容并且Cs1是CE的电容)在等式1中，CE指示节点A中存在的寄生电容器。当时钟信号CLK走高时，反向时钟信号CLKB走低(例如电压VSS)。之后，二极管连接的NMOS晶体管N2响应于内部输出电压VINT而接通，并且输出内部输出电压VINT到输出节点OUT。NMOS晶体管N2可以使用低压晶体管实施。因此，由于NMOS晶体管N2的阈值电压显著地小于NMOS晶体管N1的阈值电压Vth2，由NMOS晶体管N2导致的内部输出电压VINT中的电压降可以忽略。
同时，反向时钟信号CLKB作为逻辑高(VCC)输入到电容器C2。作为结果，开关控制电压VO由内部输出电压VINT和反向时钟信号CLKB的电压VCC所升压，如下面的等式所表示的。
等式2VO=VINT+(Cc2Cc2+Cs2)VCC]]>(其中Cc2是C2的电容并且Cs2是CF的电容)在等式2中，CF是存在于输出节点OUT中的寄生电容器。当反向时钟信号CLKB走高时，时钟信号CLK走低。之后，提高的开关控制电压VO再次输入到NMOS晶体管N1的栅。高压开关电路10然后重复上面提到的操作直到开关控制电压VO被升压到电压VPP+Vth3为止，其中VPP＞＞VCC并且Vth3是NMOS晶体管12的阈值电压。当VO达到VPP+Vth3时，NMOS晶体管12完全接通并且当VPP输出到高压HVOUT时在NMOS晶体管12上没有电压降。
包括在升压电路13中的NMOS晶体管N1使用高压晶体管来实施，因为N1接收高压VPP。但是，高压晶体管的阈值电压远高于低压晶体管的阈值电压。因此，如果以高压晶体管来实施NMOS晶体管N1，由NMOS晶体管N1降低的电压远高于由低压晶体管降低的电压。
如果如上面描述的由NMOS晶体管N1降低的电压提高，则内部输出电压VINT降低并且开关控制电压VO的升压速度降低。作为结果，从使能信号EN被使能到当高压开关电路10(即NMOS晶体管12)完全接通的时间T2提高。
另外，如果输入到NMOS晶体管N1的漏的电压VPP提高，则存在开关控制电压VO可能不能被正常升压的可能性，因为NMOS晶体管N1、N2的阈值电压由于NMOS晶体管N1、N2的体效应而过度提高。在此情形中，高压开关电路10不能正常执行开关操作。
另外，在高压开关电路10中，输出节点OUT的开关控制电压VO直接由反向时钟信号CLKB升压。因此，如图2中所示，开关控制电压VO包括由于反向时钟信号CLKB切换(toggle)而产生的噪声分量。开关控制电压VO的噪声分量具有对高压HVOUT的直接效应，并且高压HVOUT也包括如图2中所示的噪声分量。
同时，时钟信号CLK和反向时钟信号CLKB的幅度可以减小以减小高压HVOUT的噪声分量。如果时钟信号CLK和反向时钟信号CLKB的幅度减小，开关控制电压VO的升压速度也降低，并且另外高压开关电路10的操作速度也降低。
发明内容
本发明的一实施例提供了一种高压开关电路，其中开关控制电压可以由交叉耦合的升压电路以高速而升压，从而提高开关操作速度并且减小高压输出的噪声分量。这种电路可以使用于闪存器件中。
根据本发明的一个方面，提供了一种高压开关电路，包括使能控制电路、反馈电路、升压电路以及高压开关。响应于使能信号，使能控制电路将输出节点预充电到设置电压。当预充电输出节点时，响应于从输出节点产生的开关控制电压，反馈电路供给反馈电压到输入节点。响应于时钟信号，升压电路升压反馈电压并且输出升压电压到输出节点，从而提高开关控制电压。响应于开关控制电压，高压开关接通或关断，并且接通以接收高压并输出所接收的高压。升压电路包括交叉耦合的放大电路或多个交叉耦合的放大电路。
根据本发明的另一方面，提供一种闪存器件，包括多个存储器单元块、X-解码器、多个块选择单元、多个门电路、第一泵、第二泵、电压选择电路、第一高压开关电路以及第二高压开关电路。每个存储器单元块包括共享局部字线和位线的多个存储器单元。X-解码器解码行地址信号并且输出第一解码信号和第二解码信号。响应于第一解码信号，块选择单元输出块选择信号。响应于多个块选择信号，门电路将全局漏选择线、全局源选择线和全局字线分别连接到存储器单元块的局部漏选择线、局部源选择线和局部字线。响应于程序命令，第一泵产生程序电压(program voltage)。响应于程序命令，第二泵产生程序通过电压(programpass voltage)。响应于第二解码信号，电压选择电路选择至少一个全局字线，并且供给程序电压到所选择的全局字线以及供给程序通过电压到其余全局字线。响应于使能控制信号和时钟信号，第一高压开关电路供给程序电压到电压选择电路。响应于使能控制信号和时钟信号，第二高压开关电路供给程序通过电压到电压选择单元。每个块选择单元包括块开关，用于接收程序电压，并且响应于块开关控制电压而输出多个块选择信号之一作为高于程序电压的电压电平或低于程序电压的电压电平；以及第三高压开关电路，用于接收程序电压，并且响应于第一解码信号和时钟信号之一而输出程序电压作为块开关控制电压。另外，第一到第三高压开关电路的每个都包括交叉耦合的放大电路。
参考结合附图考虑的以下详细描述，本发明的更完整的理解及其许多附带的优点将容易变明显并且被更好地理解，在附图中，类似的参考符号指示相同或相似的部件，其中图1是相关技术中的高压开关电路的电路图；图2是曲线图，示出图1中所示的高压开关电路中的升压控制电压和输出电压的变化之间的关系。
图3是根据本发明的一个实施例的高压开关电路的电路图；图4是涉及图3所示的高压开关电路的操作的信号的时序图；图5是曲线图，示出图3中所示的高压开关电路中的升压控制电压和输出电压的变化之间的关系；图6是根据本发明的一个实施例的高压开关电路的电路图；图7是根据本发明的一个实施例的高压开关电路的电路图；图8是根据本发明的一个实施例的高压开关电路的电路图；图9是根据本发明的一个实施例的高压开关电路的电路图；图10是根据本发明的一个实施例的高压开关电路的电路图；图11是根据本发明的一个实施例的高压开关电路的电路图；图12是根据本发明的第八实施例的高压开关电路的电路图；图13是根据本发明的一个实施例的闪存器件的示意框图；图14是根据本发明的一个实施例的闪存器件的示意框图；图15是根据本发明的一个实施例的闪存器件的示意框图；图16是根据本发明的一个实施例的闪存器件的示意框图；图17是根据本发明的一个实施例的闪存器件的示意框图；图18是根据本发明的一个实施例的闪存器件的示意框图；图19是根据本发明的一个实施例的闪存器件的示意框图；图20是根据本发明的第八实施例的闪存器件的示意框图。
具体实施例方式
图3是根据本发明的一个实施例的高压开关电路的电路图。参见图3，高压开关电路100包括使能控制电路110、高压开关120、反馈电路130以及升压电路140。
响应于使能信号EN，使能控制电路110将输出节点DOUT预充电到设置电压。使能控制电路110可以使用高压NMOS晶体管来实施。下文中，为了说明的方便而假定使能控制电路110是NMOS晶体管。NMOS晶体管110具有漏，使能信号EN输入到该漏；栅，内部电压VCC输入到该栅；以及源，连接到输出节点DOUT。当使能信号EN＝VCC时，NMOS晶体管110供给电压(VCC-Vt1)到输出节点DOUT，其中Vt1是NMOS晶体管110的阈值电压。开关控制电压VCTL等于输出节点DOUT，因为它们在相同的线上。另外，当使能信号EN具有地电压VSS时，NMOS晶体管110将输出节点DOUT放电到地电压VSS。
响应于开关控制电压VCTL，高压开关120接通或关断。高压开关120可以使用高压NMOS晶体管来实施。下文中，为了说明的目的而假定高压开关120是NMOS晶体管。NMOS晶体管120具有漏，高压VPP输入到该漏；以及栅，开关控制电压VCTL输入到该栅。当开关控制电压VCTL等于VPP+Vt2时，NMOS晶体管120被完全接通，并且高压VH＝VPP而没有电压降，其中Vt2是NMOS晶体管120的阈值电压。
当输出节点DOUT＝VCC-Vt1时，响应于开关控制电压VCTL，反馈电路130供给反馈电压VFB到输入节点DIN。反馈电路130可以使用高压NMOS晶体管来实施。下文中，为了说明的目的假定而反馈电路130是NMOS晶体管。NMOS晶体管130具有漏，高压VPP输入到该漏；栅，开关控制电压VCTL输入到该栅；以及源，连接到输入节点DIN。另外，响应于开关控制电压VCTL，NMOS晶体管130接通或关断。NMOS晶体管130由开关控制电压VCTL接通以输出反馈电压VFB到输入节点DIN。
升压电路140包括交叉耦合的放大电路141和电容器C11、C12。放大电路141包括开关NM1、NM2、PM1和PM2。优选地，开关NM1、NM2的每个可以使用低压NMOS晶体管实施，而开关PM1、PM2的每个可以使用低压PMOS晶体管实施。下文中，假定开关NM1、NM2的每个都是NMOS晶体管并且开关PM1、PM2的每个都是PMOS晶体管。
NMOS晶体管NM1、NM2具有连接到输入节点DIN的漏。NMOS晶体管NM1、NM2具有分别连接到升压节点BN1、BN2的源。NMOS晶体管NM1具有连接到升压节点BN2的栅。响应于升压节点BN2的升压电压V2，NMOS晶体管NM1接通或关断。NMOS晶体管NM2具有连接到升压节点BN1的栅。响应于升压节点BN1的升压电压V1，NMOS晶体管NM2接通或关断。
PMOS晶体管PM1、PM2具有连接到输出节点DOUT和升压节点BN1、BN2的源和漏。PMOS晶体管PM1具有连接到升压节点BN2的栅。响应于升压电压V2，PMOS晶体管PM1接通或关断。PMOS晶体管PM2具有连接到升压节点BN1的栅。响应于升压电压V1，PMOS晶体管PM2接通或关断。
电容器C11连接到升压节点BN1并且响应于时钟信号CLK而充电或放电。当时钟信号CLK具有电压VCC时，电容器C11充电。当时钟信号CLK具有电压VSS(或地电压)时，电容器C11放电。
电容器C12连接到升压节点BN2并且响应于反向时钟信号CLKB而充电或放电。当反向时钟信号CLKB具有电压VCC时，电容器C12充电。当反向时钟信号CLKB具有电压VSS(或接地)时，电容器C12放电。时钟信号CLK和反向时钟信号CLKB是互补的。
高压开关电路101的操作过程将在下面更详细地描述。如果使能信号EN被首先使能，则使能控制电路110以VCC-Vt1供给输出节点DOUT。作为结果，等于VCC-Vt1的开关控制电压VCTL被施加到输出节点DOUT。响应于开关控制电压VCTL，NMOS晶体管120、130部分地接通。此时，从NMOS晶体管120输出的高压VH和从NMOS晶体管130输出的反馈电压VFB可以由下面的等式来表达。
等式3VH＝VCTL-Vt2，VFB＝VCTL-Vt3，VCTL＝VCC-Vt1
(其中Vt3是NMOS晶体管130的阈值电压)。
同时，如图4中所示，初始地，时钟信号CLK处于VCC而反向时钟信号CLKB处于VSS。响应于时钟信号CLK，电容器C11充电，并且响应于反向时钟信号CLKB，电容器C12放电。作为结果，升压节点BN2的升压电压V2成为地电压VSS。另外，响应于升压电压V2，NMOS晶体管NM1关断并且PMOS晶体管PM1接通。由于NMOS晶体管NM1保持关断，反馈电压VFB不供给到升压节点BN1。此时，升压节点BN1的升压电压V1可以表达如下。
等式4V1=(CH1CH1+CI1)VCC]]>(其中CH1是C11的电容并且CI1是CP1的电容)在等式4中，CP1是升压节点BN1中存在的寄生电容器。PMOS晶体管PM1将升压电压V1输出到输出节点DOUT。作为结果，开关控制电压VCTL提高了升压电压V1那样多。另外，响应于升压电压V1，NMOS晶体管NM2接通并且PMOS晶体管PM2关断。
NMOS晶体管NM2将从输入节点DIN接收的反馈电压VFB输出到升压节点BN2。NMOS晶体管NM2是低压晶体管，并且由NMOS晶体管NM2导致的反馈电压VFB的电压降可以忽略。作为结果，升压电压V2由反馈电压VFB和反向时钟信号CLKB的电压VCC所升压，并且其所升压的升压电压V2可以由下面的等式表达。
等式5V2=VFB+(CH2CH2+CI2)VCC]]>(其中CH2是C12的电容并且CI2是CP2的电容)在等式5中，CP2是升压节点BN2中存在的寄生电容器。之后，时钟信号CLK为低并且反向时钟信号CLKB为高。响应于时钟信号CLK，电容器C11放电，并且响应于反向时钟信号CLKB，电容器C12充电。作为结果，第一升压电压V1＝VSS。响应于第一升压电压V1，NMOS晶体管NM2关断，将到升压节点BN2的反馈电压VFB截止。另外，响应于第一升压电压V1，PMOS晶体管PM2接通，从而输出升压电压V2到输出节点DOUT。作为结果，开关控制电压VCTL提高了升压电压V2那样多。
另一方面，因为升压电压V2被升压，响应于升压电压V2，NMOS晶体管NM1接通并且PMOS晶体管PM1关断。NMOS晶体管NM1供给反馈电压VFB到升压节点BN1。在此情形中，与当因为NMOS晶体管NM2接通而反馈电压VFB被供给到升压节点BN2时相比，反馈电压VFB已经提高了升压电压V2那样多。这是因为PMOS晶体管PM2输出升压电压V2到输出节点DOUT。换句话说，NMOS晶体管130的接通电阻与开关控制电压VCTL的提高成比例地降低。因此，开关控制电压VCTL越高，反馈电压VFB越高。
同时，时钟信号CLK为高并且反向时钟信号CLKB为低。响应于反向时钟信号CLKB，电容器C12放电，并且响应于时钟信号CLK，电容器C11充电。作为结果，升压节点BN2的升压电压V2成为地电压VSS。响应于升压电压V2，NMOS晶体管NM1关断，因此截止反馈电压VFB。另外，响应于升压电压V2，PMOS晶体管PM1接通。
结果，升压节点BN1的升压电压V1由反馈电压VFB和时钟信号CLK的电压VCC所升压。此时，升压电压V1可以表达如下。
等式6V1=VFB+V2+(CH1CH1+CI1)VCC]]>如果等式3到等式5被替换成等式6，升压电压V1可以表达如下。
等式7
V1=VFB+V2+(CH1CH1+CI1)VCC]]>=VFB+[VFB+(CH2CH2+CI2)VCC]+(CH1CH1+CI1)VCC]]>=2VFB+(CH2CH2+CI2)VCC+(CH1CH1+CI1)VCC]]>=2(VCC-Vt1-Vt3)+(CH2CH2+CI2)VCC+(CH1CH1+CI1)VCC]]>从等式7，可以看到由等式7表示的升压电压V1高于由等式4表示的升压电压V1。
每次时钟信号CLK和反向时钟信号CLKB被交替使能时，升压电压V1、V2被交替放大，并且然后输出到输出节点DOUT。因此，开关控制电压VCTL被逐渐提高，如图4中所示。例如，当时钟信号CLK为高时，NMOS晶体管NM2和PMOS晶体管PM1接通以放大升压电压V2。另外，当反向时钟信号CLKB为高时，NMOS晶体管NM1和PMOS晶体管PM2接通以放大升压电压V1。作为结果，当开关控制电压VCTL由升压电路140逐渐提高而成为电压VPP+Vt2时，NMOS晶体管120完全接通以无电压降地将高压VPP输出到高压VH。
同时，当使能信号EN具有地电压VSS时，NMOS晶体管110将输出节点DOUT放电到地电压VSS。作为结果，开关控制电压VCTL成为VSS。响应于开关控制电压VCTL，NMOS晶体管120、130关断。因此，高压切换电路101停止高压VPP的开关操作。
如上面描述的，交叉耦合放大电路141可以在短时段迅速地提高开关控制电压VCTL。因此，可以提高高压开关电路101的操作速度。另外，在升压电路140中，由于时钟信号CLK或者反向时钟信号CLKB不输入到输出节点DOUT，可以减小开关控制电压VCTL的噪声分量，如图5中所示。作为结果，可以减小从高压开关电路101输出的高压VH的噪声分量。
当比较图2和5中所示的曲线时，高压开关电路101的效果会变得更明显。图5是曲线图，示出由图3中所示的高压开关电路的操作导致的升压控制电压和输出电压的变化之间的关系。
参见图5，在使能信号EN被使能之后，开关控制电压VCTL等于VPP+Vt2需要时间“T1”。参见图2，在使能信号EN被使能之后，开关控制电压VO等于VPP+Vt3需要时间“T2”。因此，可以看到开关控制电压VCTL达到VPP+Vt2所需时间利用升压电路140而减小。作为结果，高压开关电路101可以以较高速度执行开关操作。
图6是根据本发明的一个实施例的高压开关电路的电路图。参见图6，高压开关电路102包括使能控制电路110、高压开关120、反馈电路130、升压电路140和电压限制器150。高压开关电路102具有与图3中描述的高压开关电路101类似的结构和操作。
下面是高压开关电路101、102之间的一些差别。高压开关电路102具有连接到输出节点DOUT的电压限制器150，并且其限制开关控制电压VCTL(例如VPP+Vt2)，使得开关控制电压VCTL不被过度升压。电压限制器150包括自偏置NMOS晶体管或二极管，其串联连接在输出节点DOUT和高压输入节点HIN之间。图6中的电压限制器150使用NMOS晶体管D1到DK，其中K是整数。
晶体管D1到DK连接成晶体管链，D1的漏连接到输出节点DOUT并且DK的源连接到高压输入节点HIN。每个晶体管也是二极管连接的，其中栅端子短路到漏端子。
如果开关控制电压VCTL超过电压限制，NMOS晶体管D1到DK接通。NMOS晶体管D1到DK接通以形成从输出节点DOUT到高压输入节点HIN的电流路径，从而减小开关控制电压VCTL。由于高压开关电路102包括如上述的电压限制器150，可以防止开关控制电压VCTL超过目标电压电平。
图7是根据本发明的一个实施例的高压开关电路的电路图。参见图7，高压开关电路103包括使能控制电路110、高压开关120、反馈电路130和升压电路160。高压开关电路103具有与图3中描述的高压开关电路101类似的结构和操作。
下面是高压开关电路101和103之间的一些差别。高压开关电路103具有高压开关电路103的升压电路160中的多个放大电路BST1到BSTN(N是整数)和多个电容器CA1到CAN、CB1到CBN(N是整数)。电路BST1到BSTN串联连接，其中BST1的输出节点连接到BST2的输入节点等等。电容器CA1到CAN分别连接到放大电路BST1到BSTN的升压节点NA1到NAN(N是整数)。电容器CB1到CBN分别连接到放大电路BST1到BSTN的升压节点NB1到NBN(N是整数)。放大电路BST1到BSTN具有与图3中描述的放大电路141基本相同的结构。
由于升压电路160包括如上述的多个放大电路BST1到BSTN，升压电路160能够比升压电路140更迅速地提高开关控制电压VCTL。结果，高压开关电路103的操作速度比高压开关电路101的操作速度快。
图8是根据本发明的一个实施例的高压开关电路的电路图。参见图8，高压开关电路104包括使能控制电路110、高压开关120、反馈电路130、升压电路160和电压限制器150。使能控制电路110、高压开关120和反馈电路130具有基本相同的结构。另外，升压电路160与图7的升压电路160基本相同并且电压限制器150与图6的电压限制器150基本相同。因此将省略其描述。
图9是根据本发明的一个实施例的高压开关电路的电路图。参见图9，高压开关电路105包括使能控制电路110、高压开关120、反馈电路130和升压电路170。高压开关电路105具有与图3中的高压开关电路101类似的结构和操作。
下面是高压开关电路101、105之间的一些差别。高压开关电路105具有升压电路170的放大电路171中的开关NM3、NM4、PM3和PM4。开关NM1到NM4的每个可以使用低压NMOS晶体管实施并且开关PM1到PM4的每个可以使用低压PMOS晶体管实施。下文中，假定开关NM1到NM4的每个是NMOS晶体管并且开关PM1到PM4的每个是PMOS晶体管。
NMOS晶体管NM3具有连接到升压节点BN1的漏，连接到升压电压V2的栅，以及连接到NMOS晶体管NM1到NM4的体的源。响应于升压电压V2，NMOS晶体管NM3接通或关断。NMOS晶体管NM3接通以供给升压节点BN1的升压电压V1到NMOS晶体管NM1的体和它的体。更详细地，当反向时钟信号CLKB为高且NMOS晶体管NM1接通时，NMOS晶体管NM3供给升压电压V1到NMOS晶体管NM1至NM4的体。当反向时钟信号CLKB为高时，时钟信号CLK为低。因此，升压节点BN1的升压电压V1可以减小到最小值。作为结果，当NMOS晶体管NM1接通时，借助于NMOS晶体管NM3，NMOS晶体管NM1的体成为升压电压V1(即V1＝VSS)。因此，NMOS晶体管NM1的阈值电压的提高可以减小。例如，当NMOS晶体管NM1的体的电压低于其源的电压时，由于NMOS晶体管NM1的阈值电压因体效应而继续上升，NMOS晶体管NM1可能不工作。NMOS晶体管NM4具有连接到升压节点BN2的漏，升压电压V1输入到的栅，以及连接到NMOS晶体管NM1到NM4的体的源。NMOS晶体管NM4的操作与NMOS晶体管NM3的操作相同，并且将不被描述。
PMOS晶体管PM3具有连接到升压节点BN1的源，升压电压V2输入到的栅，以及连接到PMOS晶体管PM1到PM4的体的漏。响应于升压电压V2，PMOS晶体管PM3接通或关断。PMOS晶体管PM3接通以供给升压电压V1到PMOS晶体管PM1到PM4的体。更详细地，当反向时钟信号CLKB为低并且PMOS晶体管PM1因此接通时，PMOS晶体管PM3供给升压电压V1到PMOS晶体管PM1到PM4的体。由于当反向时钟信号CLKB为低时时钟信号CLK为高，可以提高升压节点BN1的升压电压V1。此时，由于NMOS晶体管NM1已经接通，升压电压V1已经被放大，如由等式6所表示的。作为结果，当PMOS晶体管PM1接通时，PMOS晶体管PM1的体通过PMOS晶体管PM3成为升压电压V1。因此，可以减小PMOS晶体管PM1的阈值电压的提高。例如，当PMOS晶体管PM1的体的电压低于其漏的电压时，由于PMOS晶体管PM1的阈值电压因体效应而继续上升，PMOS晶体管PM1可能不工作。
PMOS晶体管PM4具有连接到升压节点BN2的源，升压电压V1输入到的栅，以及连接到PMOS晶体管PM1到PM4的体的漏。PMOS晶体管PM4的操作与PMOS晶体管PM3的操作类似，并且将不被描述。
如上所述，NMOS晶体管NM3、NM4和PMOS晶体管PM3、PM4可以减小因体效应的NMOS晶体管NM1、NM2和PMOS晶体管PM1、PM2的阈值电压提高。因此，与升压电路140相比，升压电路170可以迅速提高开关控制电压VCTL。结果，与高压开关电路101相比，可以提高高压开关电路105的操作速度。
图10是根据本发明的一个实施例的高压开关电路的电路图。参见图10，高压开关电路106包括使能控制电路110、高压开关120、反馈电路130、升压电路170和电压限制器150。使能控制电路110、高压开关120和反馈电路130具有与图3中的使能控制电路110、高压开关120和反馈电路130基本相同的结构。为了简单，将省略其描述。另外，升压电路170与图9的升压电路170类似并且电压限制器150与图6的电压限制器150类似。因此，将不描述升压电路170和电压限制器150。
图11是根据本发明的一个实施例的高压开关电路的电路图。参见图11，高压开关电路107包括使能控制电路110、高压开关120、反馈电路130和升压电路180。高压开关电路107具有与图9中的高压开关电路105类似的结构。在本实施例中，将仅描述高压开关电路105、107之间的差异。
高压开关电路105、107之间的差异是在高压开关电路107的升压电路180中添加了多个放大电路BST1到BSTN(N是整数)和多个电容器CA1到CAN、CB1到CBN。电容器CA1到CAN、CB1到CBN的结构和操作与高压开关电路103的电容器CA1到CAN、CB1到CBN的结构和操作类似。放大电路BST1到BSTN的每个具有与图9中的放大电路171基本相同的结构。
如上面描述的，升压电路180包括多个放大电路BST1到BSTN。因此，与升压电路170相比，升压电路180可以迅速提高开关控制电压VCTL。结果，与高压开关电路105相比，高压开关电路107的操作速度可以进一步提高。
图12是根据本发明的第八实施例的高压开关电路的电路图。参见图12，高压开关电路108包括使能控制电路110、高压开关120、反馈电路130、升压电路180和电压限制器150。使能控制电路110、高压开关120、反馈电路130具有与图3中的使能控制电路110、高压开关120、反馈电路130基本相同的结构。升压电路180与图11的升压电路180类似并且电压限制器150与图6的电压限制器150类似。因此，将不描述升压电路180和电压限制器150。
图13是根据本发明的一个实施例的闪存器件的示意框图。参见图13，闪存器件201包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路101、250。
存储器单元阵列210包括多个存储器单元块MCB1到MCBM(M是整数)。多个存储器单元块MCB1到MCBM的每个包括多个存储器单元M111到M1JT，它们共享局部字线WL11到W1J和位线BL1到BLT(T是整数)。
X-解码器220解码行地址信号RADD并且输出第一解码信号WEN1到WENM(M是整数)和第二解码信号RDEC。解码信号WEN1到WENM分别输入到多个块选择单元BS1到BSM。响应于输入信号，块选择单元BS1到BSM然后分别输出多个块选择信号BSEL1到BSELM(M是整数)。更详细地，多个块选择单元BS1到BSM的每个包括块开关(BW1到BWM之一)和高压开关电路(HW1到HWM之一)。由于多个块选择单元BS1到BSM具有基本相同的结构和操作，仅块选择单元BS1的结构和操作将在下面作为实例而描述。
块选择单元BS1包括块开关BW1和高压开关电路HW1。块开关BW1接收程序电压VPGM，并且响应于块开关控制电压VC1而输出具有高于程序电压VPGM或低于程序电压VPGM的电压电平的块选择信号BSEL1。高压开关电路HW1接收程序电压VPGM，并且响应于第一解码信号WEN1和时钟信号CLK、CLKB而输出程序电压VPGM作为块开关控制电压VC1。
作为实例，当第一解码信号WEN1为高时，高压开关电路HW1接通以输出程序电压VPGM作为块开关控制电压VC1。另外，当第一解码信号WEN1为低时，高压开关电路HW1关断。同时，当高压开关电路HW1输出程序电压VPGM作为块开关控制电压VC1时，块开关BW1将块选择信号BSEL1输出为高于程序电压VPGM的电压电平。另外，当高压开关电路HW1关断时，块开关BW1输出具有低于程序电压VPGM的电压电平的块选择信号BSEL1。
多个门电路PG1到PBM分别由块选择信号BSEL1到BSELM控制。多个门电路PG1到PBM分别将全局漏选择线GDSL连接到局部漏选择线DSL；将全局源选择线GSSL连接到局部源选择线SSL；以及将全局字线GWL1到GWLJ连接到存储器单元块MCB1到MCBM的局部字线WL11到WL1J。多个门电路PG1到PBM的结构和操作是类似的并且仅PG1作为实例描述。门电路PG1可以包括NMOS晶体管GD1、G11到G1J和GS1。NMOS晶体管GD1连接在全局漏选择线GDSL和局部漏选择线DSL之间，并且响应于块选择信号BSEL1而接通或关断。NMOS晶体管G11到G1J分别连接在全局字线GWL1到GWLJ和局部字线WL11到WL1J之间，并且响应于于块选择信号BSEL1而接通或关断。NMOS晶体管GS1连接在全局源选择线GSSL和局部源选择线SSL之间，并且响应于于块选择信号BSEL1而接通或关断。
响应于程序命令PGM，第一泵230产生程序电压VPGM。响应于程序命令PGM，第二泵240产生程序通过电压VPASS。响应于第二解码信号RDEC，电压选择电路260选择全局字线GWL1到GWLJ之一，并且供给程序电压VPGM到所选择的全局字线并且供给程序通过电压VPASS到其余的全局字线。
响应于使能控制信号GWEN和时钟信号CLK、CLKB，高压开关电路101供给程序电压VPGM到电压选择电路260。例如，当使能控制信号GWEN为高时，高压开关电路101接通以供给程序电压VPGM到电压选择电路260。另外，当使能控制信号GWEN为低时，高压开关电路101关断以停止供给程序电压VPGM。
高压开关电路101包括使能控制电路110、高压开关120、反馈电路130和升压电路140。高压开关电路101的结构和操作与图3中的那些类似，并且将不描述。
响应于使能控制信号GWEN和时钟信号CLK、CLKB，高压开关电路250供给程序通过电压VPASS到电压选择电路260。例如，当使能控制信号GWEN为高时，高压开关电路250接通以供给程序通过电压VPASS到电压选择电路260。另外，当使能控制信号GWEN为低时，高压开关电路250关断以停止程序通过电压VPASS的供给操作。高压开关电路250以及HW1到HWM的每个可以以与高压开关电路101类似的方式实施。
闪存器件201的程序操作将在下面简要描述。响应于程序命令PGM，第一泵230产生程序电压VPGM并且第二泵240产生程序通过电压VPASS。X-解码器220解码行地址信号RADD并且输出第一解码信号WEN1到WENM和第二解码信号RDEC。例如，当X-解码器220使能(enable)第一解码信号WEN1并且禁止(disable)第一解码信号WEN2到WENM时，响应于第一解码信号WEN1和时钟信号CLK、CLKB，高压开关电路HW1可以接通，并且高压开关电路HW2到HWM可以关断。作为结果，高压开关电路HW1接收程序电压VPGM并且将其输出为块开关控制电压VC1。
块开关BW1输出块选择信号BSEL1，其具有比程序电压VPGEM的电压电平高的电压水平以及基于程序电压VPGM和块开关控制电压VC1的电压电平。响应于块选择信号BSEL1，门电路PG1的NMOS晶体管GD1、G11到G1J和GS1全部接通，从而分别连接全局漏选择线GDSL到局部漏选择线DSL；连接全局源选择线GSSL到局部源选择线SSL；以及连接全局字线GWL1至GWLJ到存储器单元块MCB1的局部字线WL11至WL1J。
同时，如果使能控制信号GWEN为高，响应于使能控制信号GWEN和时钟信号CLK、CLKB，高压开关电路101、250接通。作为结果，高压开关电路101、250输出程序电压VPGM和程序通过电压VPASS到电压选择电路260。响应于第二解码信号RDEC，电压选择电路260选择全局字线GWL1到GWLJ的至少一个(例如GWL1)，并且供给程序电压VPGM到所选择的全局字线GWL1并且供给程序通过电压VPASS到其余的全局字线GWL2到GWLJ。
结果，包括连接到存储器单元块MCB1的局部字线WL11的存储器单元M111到M11T的一页存储器单元被编程。由于高压开关电路(101、250、HW1到HWM)可以以高速执行开关操作，可以提高闪存器件201的程序操作速度。
图14是根据本发明的一个实施例的闪存器件的示意框图；参见图14，闪存器件202包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路102、250。
闪存器件202具有与图13中所示的闪存器件201基本相同的结构和操作。闪存器件201、202之间的差异之一是高压开关电路250包括电压限制器(如电压限制器150)。高压开关电路250以及HW1到HWM的每个可以使用高压开关电路102或101实施。
图15是根据本发明的一个实施例的闪存器件的示意框图。参见图15，闪存器件203包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路103、250。闪存器件203具有与图13中所示的闪存器件201类似的结构和操作。闪存器件201、203之间的差异之一是高压开关电路103的升压电路160包括多个电容器CA1到CAN、CB1到CBN(N是整数)以及多个放大电路BST1到BSTN(N是整数)。高压开关电路103的结构和操作类似于图7中示出高压开关电路103。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到103之一类似的方式实施。
图16是根据本发明的一个实施例的闪存器件的示意框图。参见图16，闪存器件204包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路104、250。闪存器件204具有与图15中所示的闪存器件203类似的结构和操作。闪存器件203、204之间的差异之一是高压开关电路104中电压限制器150的添加。高压开关电路104的结构和操作类似于图8中示出的高压开关电路104。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到104之一类似的方式实施。
图17是根据本发明的一个实施例的闪存器件的示意框图。参见图17，闪存器件205包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路105、250。闪存器件205具有与图13中所示的闪存器件201类似的结构和操作。闪存器件201、205之间的差异之一是高压开关电路105中开关NM3、NM4、PM3和PM4的添加。高压开关电路105的结构和操作与图9中示出的高压开关电路105相同。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到105之一类似的方式实施。
图18是根据本发明的一个实施例的闪存器件的示意框图。参见图18，闪存器件206包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路106、250。闪存器件206具有与图17中所示的闪存器件205类似的结构和操作。闪存器件205、206之间的差异之一是高压开关电路106中电压限制器150的添加。高压开关电路106的结构和操作与图10中示出的高压开关电路106相同。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到106之一类似的方式实施。
图19是根据本发明的一个实施例的闪存器件的示意框图。参见图19，闪存器件207包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路107、250。闪存器件207具有与图17中所示的闪存器件205类似的结构和操作。
闪存器件205、207之间的差异之一是高压开关电路107的升压电路180包括多个电容器CA1到CAN、CB1到CBN(N是整数)以及多个放大电路BST1到BSTN(N是整数)。高压开关电路107的结构和操作类似于图11中示出高压开关电路107。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到107之一类似的方式实施。
图20是根据本发明的第八实施例的闪存器件的示意框图。参见图20，闪存器件208包括存储器单元阵列210、X-解码器220、多个块选择单元BS1到BSM(M是整数)、多个门电路PG1到PBM(M是整数)，第一泵230、第二泵240、电压选择电路260和高压开关电路108、250。闪存器件208具有与图19中所示的闪存器件207类似的结构和操作。闪存器件207、208之间的差异之一是高压开关电路108中电压限制器150的添加。高压开关电路108的结构和操作与图12中示出的高压开关电路108类似。在此情形中，高压开关电路250和HW1到HWM的每个可以以与高压开关电路101到108之一类似的方式实施。
如上面描述的，包括在闪存器件201到208中的高压开关电路101到108、250、HW1到HWM可以以高速执行开关操作。因此，可以增强闪存器件的程序操作速度并且可以减小输出高压的噪声分量。
另外，在上面提到的实施例中，闪存器件的程序操作的构成元件以及所述构成元件的操作已经作为实例描述。然而，上面提到的实施例可以应用到多种操作，如执行高压开关操作的闪存器件的擦除操作或读取操作。
尽管本发明已经结合当前认为是特定实施例的内容描述了本发明，应该理解本发明不限于所公开的实施例，而是相反地旨在覆盖包括在所附的权利要求的精神和范围内的各种修改和等效设置。
权利要求
1.一种高压开关电路，包括使能控制电路，响应于使能信号，将第一节点预充电到给定电压；反馈电路，响应于对应于所述第一电压的开关控制电压，将反馈电压供给到第二节点；升压电路，包括交叉耦合的放大电路，用于响应于控制信号而升压所述反馈电压并且输出放大电压到所述第一节点，并且提高所述开关控制电压；以及高压开关，响应于开关控制电压而接通或关断，所述高压开关被配置成在所述高压开关接通时输出第二电压。
2.如权利要求1的高压开关电路，其中所述使能控制电路包括NMOS晶体管，所述NMOS晶体管具有内部电压输入到的栅、使能信号输入到的漏以及耦合到所述第一节点的源，以及其中所述内部电压高于所述第一电压并且低于所述第二电压。
3.如权利要求1的高压开关电路，其中所述反馈电路包括NMOS晶体管，所述第二电压输入到其；栅，所述开关控制电压输入到其；以及源，连接到所述第二节点。
4.如权利要求1的高压开关电路，其中所述高压开关包括用于高压的NMOS晶体管，具有所述第二电压输入到的漏和所述开关控制电压输入到的栅，并且其中当所述NMOS晶体管完全接通时，所述NMOS晶体管输出所述第二电压到其源。
5.如权利要求1的高压开关电路，其中所述控制信号包括互补的第一和第二时钟信号，其中所述升压电路还包括第一电容器，连接到第一升压节点，并且响应于所述第一时钟信号而充电或放电；以及第二电容器，连接到第二升压节点，并且响应于所述第二时钟信号而充电或放电；其中当所述第一电容器充电时，所述第一升压节点的第一升压电压提高了第一电压电平，并且当所述第二电容器充电时，所述第二升压节点的第二升压电压提高了第二电压电平，以及其中所述放大电压根据时钟循环对应于所述第一或第二升压电压。
6.如权利要求5的高压开关电路，其中所述第一电压电平与所述反馈电压、所述第一时钟信号的电压以及所述第一升压节点的耦合电容相关，而所述第二电压电平与所述反馈电压、所述第二时钟信号的电压以及所述第二升压节点的耦合电容相关，以及其中所述第一升压节点的所述耦合电容与所述第一电容器的电容和所述第一升压节点的第一寄生电容器的电容相关，并且所述第二升压节点的所述耦合电容与所述第二电容器的电容和所述第二升压节点的第二寄生电容器的电容相关。
7.如权利要求5的高压开关电路，其中所述放大电路基于所述反馈电压和所述第一及第二时钟信号的电压而交替地放大所述第一和第二升压电压，并且响应于输入到所述第二节点的所述反馈电压而输出已经放大的所述第一或第二升压电压到所述第一节点作为放大电压，其中所述第一节点是输出节点而所述第二节点是输入节点。
8.如权利要求5的高压开关电路，其中所述放大电路包括第一开关，连接在所述第二节点和所述第一升压节点之间，并且响应于所述第二升压电压而接通或关断；第二开关，连接在所述第二节点和所述第二升压节点之间，并且响应于所述第一升压电压而接通或关断；第三开关，连接在所述第一升压节点和所述第一节点之间，并且响应于所述第二升压电压而接通或关断；以及第四开关，连接在所述第二升压节点和所述第一节点之间，并且响应于所述第一升压电压电路而接通或关断。
9.如权利要求8的高压开关电路，其中第一和第二开关的每个包括低压NMOS晶体管。
10.如权利要求8的高压开关电路，其中第三和第四开关的每个包括低压PMOS晶体管。
11.如权利要求1的高压开关电路，还包括耦合到所述第二节点的电压限制器，所述电压限制器被配置以减小所述开关控制电压，从而使所述开关控制电压保持为低于给定的电压电平。
12.如权利要求1的高压开关电路，其中所述高压开关通过高压输入节点而接收所述第二电压，以及所述电压限制器包括提供在所述第一节点和所述高压输入节点之间的至少一个类似二极管的器件。
13.如权利要求12的高压开关电路，其中所述至少一个类似二极管的器件包括NMOS晶体管，其具有栅和漏，所述栅短路到所述漏。
14.如权利要求9的高压开关电路，其中所述放大电路包括第五开关，用于响应于所述第二升压电压而供给所述第一升压电压到包括在所述第一开关中的第一NMOS晶体管的体；以及第六开关，用于响应于所述第二升压电压而供给所述第二升压电压到包括在所述第二开关中的第二NMOS晶体管的体。
15.如权利要求10的高压开关电路，其中所述放大电路包括第五开关，用于响应于所述第二升压电压而供给所述第一升压电压到包括在所述第三开关中的第一PMOS晶体管的体；以及第六开关，用于响应于所述第二升压电压而供给所述第二升压电压到包括在所述第四开关中的第二PMOS晶体管的体。
16.如权利要求1的高压开关电路，其中当所述使能信号处于第一状态时，所述使能控制电路将所述第一节点预充电到所述给定电压，而当所述使能信号处于第二状态时，将所述第二节点放电到地电压，当所述第一节点放电时，所述反馈电路停止提供所述反馈电压到所述第二节点，以及当所述第一节点放电时，所述高压开关关断。
17.一种高压开关电路，包括使能控制电路，用于响应于使能信号而将输出节点预充电到设置电压；反馈电路，用于在预充电所述输出节点时响应于从所述输出节点产生的开关控制电压而供给反馈电压到输入节点；升压电路，用于响应于时钟信号而升压所述反馈电压并且将升压电压输出到所述输出节点，从而提高所述开关控制电压；以及高压开关，响应于所述开关控制电压而接通或关断，当所述高压开关接通时接收高压并且输出所述接收的高压，其中所述升压电路包括交叉耦合型的多个放大电路。
18.如权利要求17的高压开关电路，其中所述使能控制电路包括用于高压的NMOS晶体管，其具有内部电压输入到的栅、所述使能信号输入到的漏以及连接到所述输出节点的源。
19.如权利要求17的高压开关电路，其中所述反馈电路包括用于高压的NMOS晶体管，所述高压输入到其；栅，所述开关控制电压输入到其；以及源，连接到所述输入节点。
20.如权利要求17的高压开关电路，其中所述高压开关包括用于高压的NMOS晶体管，其具有所述高压输入到的漏以及所述开关控制电压输入到的栅，并且当所述NMOS晶体管完全接通时，所述NMOS晶体管将所述高压输出到其源。
21.如权利要求17的高压开关电路，其中所述时钟信号包括互补的第一和第二时钟信号，所述多个放大电路包括串联连接在所述输入节点和所述输出节点之间的第一到第N(N是整数)放大电路，所述升压电路包括第一电容器，分别连接到所述第一到第N放大电路的第一升压节点，并且响应于所述第一时钟信号而分别充电或放电；以及第二电容器，分别连接到所述第一到第N放大电路的第二升压节点，并且响应于所述第二时钟信号而分别充电或放电。
22.如权利要求21的高压开关电路，其中每当所述第一电容器的每个充电时，所述第一升压节点的所述第一升压电压的每个都提高，并且每当所述第二电容器的每个充电时，所述第二升压节点的所述第二升压电压的每个都提高，以及所述升压电压是所述第N放大电路的所述第一或第二升压电压。
23.如权利要求22的高压开关电路，其中所述第一放大电路的所述第一升压电压由所述反馈电压、所述第一时钟信号的电压以及所述第一放大电路的所述第一升压节点的耦合电容所决定，并且所述第一放大电路的所述第二升压电压由所述反馈电压、所述第二时钟信号的电压以及所述第一放大电路的所述第二升压节点的耦合电容所决定，所述第二到第N放大电路的所述第一升压电压的每个由所述第一到第(N-1)放大电路的每个的所述第一或第二升压电压、所述第一时钟信号的电压以及所述第二到第N放大电路的所述第一升压节点的每个的耦合电容所决定，所述第二到第N放大电路的所述第二升压电压的每个由所述第一到第(N-1)放大电路的每个的所述第一或第二升压电压、所述第二时钟信号的电压以及所述第二到第N放大电路的所述第二升压节点的每个的耦合电容所决定，以及所述第一升压节点的每个的耦合电容由所述第一电容器的每个的电容和存在于所述第一升压节点的每个中的第一寄生电容器的电容所决定，并且所述第二升压节点的每个的耦合电容由所述第二电容器的每个的电容和存在于所述第二升压节点的每个中的第二寄生电容器的电容所决定。
24.如权利要求22的高压开关电路，其中所述第一到第N放大电路分别包括第一到第N输入节点和第一到第N输出节点，所述输入节点是所述第一输入节点，并且所述输出节点是所述第N输出节点，所述第一到第N放大电路的每个包括第一开关，连接在所述第一到第N输入节点之一和所述第一升压节点之一之间，并且响应于所述第二升压电压之一而接通或关断；第二开关，连接在所述第一到第N输入节点之一和所述第二升压节点之一之间，并且响应于所述第一升压电压之一而接通或关断；第三开关，连接在所述第一到第N输入节点之一和所述第一升压节点之一之间，并且响应于所述第二升压电压之一而接通或关断；第四开关，连接在所述第一到第N输入节点之一和所述第二升压节点之一之间，并且响应于所述第一升压电压之一而接通或关断。
25.如权利要求24的高压开关电路，其中所述第一和第二开关的每个包括用于低压电路的NMOS晶体管。
26.如权利要求24的高压开关电路，其中所述第三和第四开关的每个包括用于低压电路的PMOS晶体管。
27.如权利要求17的高压开关电路，还包括连接到所述输出节点的电压限制器，用于减小所述开关控制电压，使得当所述开关控制电压被过度升压时所述开关控制电压保持到限制电压电平。
28.如权利要求27的高压开关电路，其中所述高压开关通过高压输入节点接收所述高压，以及所述电压限制器包括连接在所述输出节点和所述高压输入节点之间的至少一个二极管。
29.如权利要求28的高压开关电路，其中所述至少一个二极管包括用于高压的NMOS晶体管，其具有二极管连接到所述输出节点的栅和漏，以及连接到所述高压输入节点的源。
30.如权利要求24的高压开关电路，其中所述第一开关包括第一NMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第一升压节点之一的源以及所述第二升压电压之一输入到的漏，所述第二开关包括第二NMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第二升压节点之一的源以及所述第一升压电压之一输入到的漏，所述第一到第N放大电路的每个包括第五开关，用于响应于所述第二升压电压之一而供给所述第一升压电压之一到所述第一NMOS晶体管的体；以及第六开关，用于响应于所述第一升压电压之一而供给所述第二升压电压之一到所述第二NMOS晶体管的体。
31.如权利要求24的高压开关电路，其中所述第三开关包括第一PMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第一升压节点之一的源以及所述第二升压电压之一输入到的漏，所述第四开关包括第二PMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第二升压节点之一的源以及所述第一升压电压之一输入到的漏，所述第一到第N放大电路的每个包括第五开关，用于响应于所述第二升压电压之一而供给所述第一升压电压之一到所述第一PMOS晶体管的体；以及第六开关，用于响应于所述第一升压电压之一而供给所述第二升压电压之一到所述第二PMOS晶体管的体。
32.如权利要求17的高压开关电路，其中当所述使能信号被使能时，所述使能控制电路将所述输出节点预充电到所述设置电压，并且当所述使能信号被禁止时将所述输出节点预充电到地电压，当所述输出节点放电时，所述反馈电路停止所述反馈电压的供给操作，以及当所述输出节点放电时，所述高压开关打开。
33.一种闪存器件，包括多个存储器单元块，分别包括共享局部字线和位线的多个存储器单元；X-解码器，解码行地址信号并且输出第一解码信号和第二解码信号；多个块选择单元，分别响应于所述第一解码信号而分别输出多个块选择信号；多个门电路，分别响应于所述多个块选择信号而分别将全局漏选择线、全局源选择线和全局字线连接到所述存储器单元块的局部漏选择线、局部源选择线和所述局部字线；第一泵，响应于程序命令而产生程序电压；第二泵，响应于所述程序命令而产生程序通过电压；电压选择电路，响应于所述第二解码信号而选择从多个全局字线中选择的一个，并且供给所述程序电压到所选择的全局字线和供给所述程序通过电压到其余全局字线；响应于使能控制信号和时钟信号，第一高压开关电路供给所述程序电压到所述电压选择电路；以及响应于所述使能控制信号和所述时钟信号，第二高压开关电路供给所述程序通过电压到所述电压选择电路；其中，所述多个块选择单元的每个包括块开关，用于接收所述程序电压，并且响应于块开关控制电压而输出所述多个块选择信号之一作为高于所述程序电压的电压电平或低于所述程序电压的电压电平；以及第三高压开关电路，用于接收所述程序电压，并且响应于所述第一解码信号和所述时钟信号之一而输出所述程序电压作为所述块开关控制电压，其中所述高压开关电路的每个包括交叉耦合型的放大电路。
34.如权利要求33的闪存器件，其中所述高压开关电路的每个还包括使能控制电路，响应于所述使能信号或所述第一解码信号之一而将输出节点预充电到设置电压；以及反馈电路，当预充电所述输出节点时，响应于从所述输出节点产生的开关控制电压而将反馈电压供给到输入节点；其中所述高压开关，其响应于所述开关控制电压而接通或关断，并且接通以接收所述程序电压、所述程序通过电压或所述块开关控制电压，其中所述升压电路响应于所述时钟信号而升压所述反馈电压并且输出升压电压到所述输出节点，从而提高所述开关控制电压。
35.如权利要求34的闪存器件，其中所述使能控制电路包括NMOS晶体管，其具有内部电压输入到的栅、所述使能控制信号或所述第一解码信号之一输入到的漏以及连接到所述输出节点的源。
36.如权利要求34的闪存器件，其中所述反馈电路包括用于高压的NMOS晶体管，其具有所述程序电压或所述程序通过电压输入到的漏，所述开关控制电压输入到的栅以及连接到所述输入节点的源。
37.如权利要求34的闪存器件，其中所述高压开关包括用于高压的NMOS晶体管，其具有所述程序电压或所述程序通过电压输入到的漏和所述开关控制电压输入到的栅，并且当所述NMOS晶体管完全接通时，所述NMOS晶体管输出所述程序电压或所述程序通过电压到其源。
38.如权利要求34的闪存器件，其中所述时钟信号包括互补的第一和第二时钟信号，所述升压电路还包括第一电容器，耦合到第一升压节点，并且配置成响应于所述第一时钟信号而充电或放电；以及第二电容器，耦合到第二升压节点，并且配置成响应于所述第二时钟信号而充电或放电；当所述第一电容器充电时，所述第一升压节点的第一升压电压基于第一电压而提高，并且当所述第二电容器充电时，所述第二升压节点的第二升压电压基于第二电压而提高，以及其中所述升压电压是所述第一或第二升压电压。
39.如权利要求38的闪存器件，其中所述第一电压与所述反馈电压、所述第一时钟信号的电压以及所述第一升压节点的耦合电容相关，并且所述第二电压与所述反馈电压、所述第二时钟信号的电压以及所述第二升压节点的耦合电容相关，以及所述第一升压节点的所述耦合电容与所述第一电容器的电容和存在于所述第一升压节点中的第一寄生电容器的电容相关，并且所述第二升压节点的所述耦合电容与所述第二电容器的电容和存在于所述第二升压节点中的第二寄生电容器的电容相关。
40.如权利要求38的闪存器件，其中当所述反馈电路将所述反馈电压供给所述输入节点时，所述放大电路基于所述反馈电压和所述第一及第二时钟信号的电压而交替地放大所述第一和第二升压电压，并且将所述放大的第一或第二升压电压输出到所述输出节点作为所述升压电压。
41.如权利要求38的闪存器件，其中所述放大电路包括第一开关，连接在所述输入节点和所述第一升压节点之间，并且配置成响应于所述第二升压电压而接通或关断；第二开关，连接在所述输入节点和所述第二升压节点之间，并且配置成响应于所述第一升压电压而接通或关断；第三开关，连接在所述第一升压节点和所述输出节点之间，并且配置成响应于所述第二升压电压而接通或关断；以及第四开关，连接在所述第二升压节点和所述输出节点之间，并且配置成响应于所述第一升压电压电路而接通或关断。
42.如权利要求41的闪存器件，其中所述第一和第二开关的每个包括低压NMOS晶体管。
43.如权利要求41的闪存器件，其中所述第三和第四开关的每个包括低压PMOS晶体管。
44.如权利要求34的闪存器件，其中所述第一到第三高压开关电路的每个还包括连接到所述输出节点的电压限制器，用于减小所述开关控制电压以使所述开关控制电压保持到给定的电压限制。
45.如权利要求44的闪存器件，其中所述高压开关通过高压输入节点而接收所述程序电压或所述程序通过电压，以及所述电压限制器包括连接在所述输出节点和所述高压输入节点之间的至少一个类似二极管的器件。
46.如权利要求45的闪存器件，其中所述至少一个类似二极管的器件包括NMOS晶体管。
47.如权利要求42的闪存器件，其中所述放大电路包括第五开关，用于响应于所述第二升压电压而供给所述第一升压电压到包括在所述第一开关中的第一NMOS晶体管的体；以及第六开关，用于响应于所述第二升压电压而供给所述第二升压电压到包括在所述第二开关中的第二NMOS晶体管的体。
48.如权利要求43的闪存器件，其中所述放大电路包括第五开关，用于响应于所述第二升压电压而供给所述第一升压电压到包括在所述第三开关中的第一PMOS晶体管的体；以及第六开关，用于响应于所述第二升压电压而供给所述第二升压电压到包括在所述第四开关中的第二PMOS晶体管的体。
49.如权利要求38的闪存器件，其中所述升压电路包括第一到第N(N是整数)附加放大电路，串联连接在所述放大电路和所述输出节点之间；第三电容器，分别连接到所述第一到第N附加放大电路的第三升压节点，并且配置成响应于所述第一时钟信号而分别充电或放电；以及第四电容器，分别连接到所述第一到第N附加放大电路的第四升压节点，并且响应于所述第二时钟信号而分别充电或放电。
50.如权利要求49的闪存器件，其中每当所述第三电容器的每个充电时，所述第三升压节点的所述第三升压电压的每个都提高，每当所述第四电容器的每个充电时，所述第四升压节点的所述第四升压电压的每个都提高，以及所述升压电压是所述第N附加放大电路的所述第三或所述第四升压电压。
51.如权利要求50的闪存器件，其中所述第一附加放大电路的所述第三升压电压基于所述第一或第二升压电压、所述第一时钟信号的电压以及所述第一附加放大电路的所述第三升压节点的耦合电容，所述第一附加放大电路的所述第四升压电压基于所述第一或第二升压电压、所述第二时钟信号的电压以及所述第一附加放大电路的所述第四升压节点的耦合电容，所述第二到第N放大电路的所述第三升压电压的每个基于所述第一到第(N-1)放大电路的每个的所述第三或第四升压电压、所述第一时钟信号的电压以及所述第二到第N放大电路的所述第三升压节点的每个的耦合电容，所述第二到第N放大电路的所述第四升压电压的每个基于所述第一到第(N-1)放大电路的每个的所述第三或第四升压电压、所述第二时钟信号的电压以及所述第二到第N放大电路的所述第四升压节点的每个的耦合电容，所述第三升压节点的每个的耦合电容基于所述第三电容器的每个的电容和存在于所述第三升压节点的每个中的第三寄生电容器的电容，所述第四升压节点的每个的耦合电容基于所述第四电容器的每个的电容和存在于所述第四升压节点的每个中的第四寄生电容器的电容。
52.如权利要求50的闪存器件，其中所述第一到第N放大电路分别包括第一到第N输入节点和第一到第N输出节点，并且所述输出节点是所述第N输出节点，所述第一到第N放大电路的每个包括第一开关，连接在所述第一到第N输入节点之一和所述第三升压节点之一之间，并且配置成响应于所述第四升压电压之一而接通或关断；第二开关，连接在所述第一到第N输入节点之一和所述第四升压节点之一之间，并且配置成响应于所述第三升压电压之一而接通或关断；第三开关，连接在所述第一到第N输入节点之一和所述第三升压节点之一之间，并且配置成响应于所述第四升压电压之一而接通或关断；以及第四开关，连接在所述第一到第N输入节点之一和所述第四升压节点之一之间，并且配置成响应于所述第三升压电压之一而接通或关断。
53.如权利要求52的闪存器件，其中所述第一和第二开关的每个包括用于低压电路的NMOS晶体管。
54.如权利要求52的闪存器件，其中所述第三和第四开关的每个包括用于低压电路的PMOS晶体管。
55.如权利要求52的闪存器件，其中所述第一开关包括第一NMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第三升压节点之一的源以及所述第四升压电压之一输入到的漏，所述第二开关包括第二NMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第四升压节点之一的源以及所述第三升压电压之一输入到的漏，所述第一到第N放大电路的每个包括第五开关，用于响应于所述第四升压电压之一而供给所述第三升压电压之一到所述第一NMOS晶体管的体；以及第六开关，用于响应于所述第三升压电压之一而供给所述第四升压电压之一到所述第二NMOS晶体管的体。
56.如权利要求52的闪存器件，其中所述第三开关包括第一PMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第三升压节点之一的源以及所述第四升压电压之一输入到的漏，所述第四开关包括第二PMOS晶体管，其具有连接到所述第一到第N输入节点之一的漏、连接到所述第四升压节点之一的源以及所述第三升压电压之一输入到的漏，所述第一到第N放大电路的每个包括第五开关，用于响应于所述第四升压电压之一而供给所述第三升压电压之一到所述第一PMOS晶体管的体；以及第六开关，用于响应于所述第三升压电压之一而供给所述第四升压电压之一到所述第二PMOS晶体管的体。
57.如权利要求34的闪存器件，其中所述使能控制电路在所述使能信号处于第一状态中时将所述输出节点预充电到所述设置电压，且在所述使能信号处于第二状态中时将所述输出节点放电到地电压，当所述输出节点放电时所述反馈电路停止供给所述反馈电压，以及当所述输出节点放电时所述高压开关关断。
全文摘要
一种高压开关电路，包括使能控制电路、反馈电路、升压电路以及高压开关。响应于使能信号，使能控制电路将输出节点预充电到设置电压。当预充电输出节点时，响应于从输出节点产生的开关控制电压，反馈电路供给反馈电压到输入节点。响应于时钟信号，升压电路升压反馈电压并且输出升压电压到输出节点，从而提高开关控制电压。响应于开关控制电压，高压开关接通或关断，并且接通以接收高压并输出所接收的高压。升压电路包括交叉耦合型的放大电路。
文档编号G11C16/06GK101047031SQ200610099408
公开日2007年10月3日 申请日期2006年7月14日 优先权日2006年3月27日
发明者李锡柱 申请人:海力士半导体有限公司