>[0015]图1是用于OLED像素电路的脉冲彳目号的不意图；
[0016]图2是现有技术中提供图1中的第一低电平脉冲信号的电路示意图；
[0017]图3是现有技术中提供图1中的第二低电平脉冲信号的电路示意图；
[0018]图4是现有技术中提供图1中的高电平脉冲信号的电路示意图；
[0019]图5是根据本发明的实施例的移位寄存器的示意性框图；
[0020]图6是用于说明图5所示的移位寄存器的示例性电路图；
[0021 ]图7是用于说明图6所示的移位寄存器的工作时序的示意图；
[0022]图8是本发明的一个实施例的栅极驱动电路的示意性框图；
[0023]图9本发明的另一个实施例的栅极驱动电路的示意性框图。
【具体实施方式】
[0024]为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。
[0025]图5是根据本发明的实施例的移位寄存器的示意性框图。如图5所示，移位寄存器包括控制信号生成模块、第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。控制信号生成模块与第一时钟端CK1、第二时钟端CK2、第一电压端VGH、第二电压端VGL以及第一输入端STVG连接，并被配置为生成第一控制信号以及第二控制信号。第一控制信号以及第二控制信号被输出到第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。
[0026]第一低电平脉冲生成模块与第二时钟端CK2以及第一电压端VGH连接，并被配置为接收来自控制信号生成模块的第一控制信号以及第二控制信号，并生成第一低电平脉冲信号。第二低电平脉冲生成模块与第三时钟端CK3以及第一电压端VGH连接，并被配置为接收来自所述控制信号生成模块的第一控制信号以及第二控制信号，并生成第二低电平脉冲信号。高电平脉冲生成模块与第一时钟端CK1、第一电压端VGH、第二电压端VGL以及第二输入端STVE连接，并被配置为接收来自所述控制信号生成模块的第一控制信号，并生成高电平脉冲信号。
[0027]在本实施例的移位寄存器中，对于三个脉冲生成模块，实现了控制信号的复用，能够减少移位寄存器中使用的电路元件的数量。
[0028]图6是用于说明图5所示的移位寄存器的示意性电路图。如图6所示，控制信号生成模块包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第一电容Cl。第一晶体管Tl的控制极与第一时钟端CKl连接，第一极与第一输入端STVG连接，第二极与第二晶体管T2的第二极连接。第二晶体管T2的控制极与第二时钟端CK2连接，第一极与第三晶体管T3的第二极连接，第二极与第一晶体管Tl的第二极连接。第三晶体管T3的控制极与第四晶体管T4的第一极连接，第一极与第一电压端VGH连接，第二极与第二晶体管T2的第一极连接。第四晶体管T4的控制极与第一时钟端CKl连接，第一极与第三晶体管T3的控制极连接，第二极与第二电压端VGL连接。第五晶体管T5的控制极与第一晶体管TI的第二极连接，第一极与第三晶体管T3的控制极连接，第二极与第一时钟端CKl连接。第一电容Cl被连接在第一电压端VGH与第三晶体管T3的控制极之间。第一晶体管Tl的第二极与第二晶体管T2的第二极的连接点形成第一控制信号输出端Q。第三晶体管T3的控制极与第四晶体管T4的第一极的连接点形成第二控制信号输出端P。
[0029]第一低电平脉冲生成模块包括第六晶体管T6、第七晶体管T7以及第二电容C2。第六晶体管T6的控制极连接第一控制信号输出端Q，即被配置为接收第一控制信号，第六晶体管T6的第一极与第七晶体管T7的第二极连接，第二极与第二时钟端CK2连接。第七晶体管T7的控制极与第二控制信号输出端P连接，即被配置为接收第二控制信号，第七晶体管T7的第一极与第一电压端VGH连接，第二极与第六晶体管T6的第一极连接。第二电容C2的被连接在第六晶体管T6的第一极与第六晶体管T6的控制极之间。第六晶体管T6的第一极与第七晶体管T7的第二极的连接点形成用于输出第一低电平脉冲信号的第一低电平脉冲输出端Reset0
[0030]第二低电平脉冲生成模块包括第八晶体管T8、第九晶体管T9以及第三电容C3。第八晶体管T8的控制极连接第一控制信号输出端Q，即被配置为接收第一控制信号，第八晶体管T8的第一极连接第九晶体管T9的第二极，第二极连接第三时钟端CK3。第九晶体管T9的控制极连接第二控制信号输出端P，即被配置为接收第二控制信号，第九晶体管T9的第一极连接第一电压端VGH，第二极连接第八晶体管T8的第一极。第三电容C3被连接在第八晶体管T8的第一极和第八晶体管T8的控制极之间。第八晶体管T8的第一极与第九晶体管T9的第二极的连接点形成用于输出第二低电平脉冲信号的第二低电平脉冲输出端Gate。
[0031]高电平脉冲生成模块包括第十晶体管T10、第^^一晶体管Tll、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第四电容C4以及第五电容C5。第十晶体管TlO的控制极与第一时钟端CKl连接，第一极与第一电压端VGH连接，第二极与第^^一晶体管Tl I的第一极连接。第i^一晶体管Tl I的控制极与第二输入端STVE连接，第一极与第十晶体管TlO的第二极连接，第二极与第十二晶体管T12的第一极连接。第十二晶体管T12的控制极与第一控制信号输出端Q连接，即被配置为接收第一控制信号，第十二晶体管T12的第一极与第i^一晶体管Tll的第二极连接，第二极与第二电压端VGL连接。第十三晶体管T13的控制极与第一时钟端CKl连接，第一极与第二输入端STVE连接，第二极与第十五晶体管T15的控制极连接。第十四晶体管T14的控制极与第十一晶体管Tll的第二极连接，第一极与第一时钟端CKl连接，第二极与第十五晶体管T15的第一极连接。第十五晶体管T15的控制极与第十三晶体管T13的第二极连接，第一极与第十四晶体管T14的第二极连接，第二极与第二电压端VGL连接。第四电容C4被连接在第一电压端VGH与第十四晶体管T14的控制极之间。第五电容C5被连接在第十五晶体管T15的第一极与第十五晶体管T15的控制极之间。第十四晶体管T14的第二极与第十五晶体管T15的第一极的连接点形成用于输出高电平脉冲信号的高电平脉冲输出端EM。
[0032]N点表示第十二晶体管T12的第一极、第十四晶体管T14的控制极与第四电容C4的第二极的连接点。M点表示第十三晶体管T13的第二极、第十五晶体管T15的控制极与第五电容C5的第二极的连接点。
[0033]在本实施例的移位寄存器中，使用较少的电路元件实现了三个脉冲生成模块，能够减少移位寄存器中使用的电路元件的数量。
[0034]图7是用于说明图6所示的移位寄存器的工作时序的示意图。如图7所示，本例中移位寄存器的工作时序包括第一阶段、第二阶段、第三阶段、第四阶段。以下，以移位寄存器中的晶体管是P型薄膜晶体管TFT为例来对各个阶段信号状态以及晶体管状态进行说明，并且，在本例中，用VL表示时钟端、输入端与第二电压端VGL提供的低电平电压，用VG表示时钟端、输入端与第一电压端VGH提供的高电平电压。在图7中，第一时钟端CKl的信号、第二时钟端CK2的信号与第三时钟端CK3的信号为高低电平周期性地切换的时钟信号，低电平的占空比均为33 %。
[0035]在第一阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供低电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号和低电平的高电平脉冲信号。
[0036]具体而言，在第一阶段tl中，第一输入端STVG与第一时钟端CKl的电压跳变为低电平，第一晶体管Tl导通，将第一输入端STVG的低电平的电压传递到第一控制信号输出端Q。由于P型TFT传递低电平有阈值损失，所以第一控制信号输出端Q电压为VL与第一晶体管Tl阈值电压vthp绝对值之和。第六晶体管T6导