通，并且因为第二时钟端CK2的电压此时为高电平，所以第一低电平脉冲输出端Reset的电压为高电平。同时，由于第一时钟端CKl的电压为低电平，第四晶体管T4导通，将第二控制信号输出端P的电压拉低，第八晶体管T8、第九晶体管T9导通，将第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate拉高。第十三晶体管T13导通，由于在第一阶段tl第二输入端STVE的电压变为高电平，M点电压变为高电平，第十五晶体管T15截止。同时，由于第一控制信号输出端Q电压被拉低，第十二晶体管T12导通，将N点电压拉低，第十四晶体管T14导通，高电平脉冲输出端EM输出与第一时钟端CKl相同的低电平电压。
[0037]在第二阶段，在第一时钟端提供高电平信号，在第二时钟端提供低电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出低电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与高电平的高电平脉冲信号。
[0038]具体而言，在第二阶段t2中，第一输入端STVG与第一时钟端CKl的电压跳变为高电平，第二时钟端CK2的电压跳变为低电平。由于在第一阶段tl中，第六晶体管T6导通，所以第二时钟端CK2的低电平电压通过第六晶体管T6传递到第一控制信号输出端Q，第五晶体管T5导通，第二控制信号输出端P的电压被上拉至第一时钟端CKl电压的高电平。第三晶体管T3、第八晶体管T8、第九晶体管T9截止，由于第一晶体管Tl也处于截止状态，所以第六晶体管T6栅极处于悬空状态，第二电容C2电容两端电压不能突变(其电压可表示为:VL+| Vthp |-VH)，所以第一低电平脉冲输出端Reset电压的电平会随着第一控制信号输出端Q电压电平的降低而降低，最后稳定(其电压可表示为:2VL+| Vthp 1-VH)。第三晶体管T3工作在线性区，第二时钟端CK2的低电平的电压无阈值损失地传递到第一低电平脉冲输出端Reset，第一低电平脉冲输出端Reset电压为低电平的电压。第一控制信号输出端Q的低电平电压也使第十二晶体管T12工作在线性区，N点电压为低电平的电压，第十四晶体管T14很好的导通，将第一时钟端CKl的高电平的电压输出到高电平脉冲信号输出端EM。第一控制信号输出端Q的低电平电压也使第七晶体管T7导通，将第三时钟端CK3的高电平的电压输出到第二低电平脉冲输出端Gate。
[0039]在第三阶段，在第一时钟端提供高电平信号，在第二时钟端提供高电平信号，在第三时钟端提供低电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、低电平的第二低电平脉冲信号与高电平的高电平脉冲信号。
[0040]具体而言，在第三阶段t3中，第二时钟端CK2的电压跳变为高电平，第三时钟端CK3的电压跳变为低电平。由于电容C2两端的电压不能突变，第二时钟端CK2与第三时钟端CK3的电压跳变的电平相反，所以第一控制信号输出端Q电压仍为2VL+| Vthp 1-VH，第六晶体管T6、第七晶体管T7、第十二晶体管T12都工作在线性区，第六晶体管T6将第二时钟端CK2的高电平的电压传到第一低电平脉冲输出端Reset，对第一低电平脉冲输出端Reset进行上拉，第七晶体管T7将第三时钟端CK3的低电平的电压无阈值损失的传到第二低电平脉冲输出端Gate、第十二晶体管T12仍将N点电压保持在低电平，使第十四晶体管T14很好的将第一时钟端CKl的高平的电压传到高电平脉冲信号输出端EM。
[0041]在第四阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号。
[0042]具体而言，在第四阶段t4中，第三时钟端CK3的电压跳变为高电平，第一时钟端CK1、第二输入端STVE的电压跳变为低电平。由于第一时钟端CKl的电压为低电平，第四晶体管T4导通，将第二控制信号输出端P的电压拉至低电平，第八晶体管T8、第九晶体管T9导通，将第二低电平脉冲输出端Gate的电压拉至高电平，第一低电平脉冲输出端Reset的电压维持在低电平。同时，第一时钟端CKl、第二输入端STVE跳变为低电平，第十三晶体管T13导通，将M点电压拉至低电平，第十五晶体管T15导通，高电平脉冲输出端EM的电压被拉至低电平，由于电容C4两端电压不能突变，高电平脉冲输出端EM的电压变为低电平，M点会被拉到更低的电平，第二电压端VGL的低电平的电压可以无阈值损失地通过第十五晶体管T15传递到高电平脉冲输出端EM。
[0043]在工作时序完成后，进入非工作状态的第五阶段t5，第五阶段t5的时间长度大于上述4个阶段。
[0044]在第五阶段t5，在第一时钟端CKl提供周期性地在高电平与低电平之间变化的信号，在第二时钟端CK2提供周期性地在高电平与低电平之间变化的信号，在第三时钟端CK3提供周期性地在高电平与低电平之间变化的信号，在第一输入端STVG提供高电平的信号，在第二输入端STVE提供低电平的信号，以使得移位寄存器输出高电平的第一低电平脉冲信号，高电平的第二低电平脉冲信号，低电平的高电平脉冲信号。
[0045]具体而言，在第五阶段t5中，随着第一时钟端CK1、第二时钟端CK2电压的周期性变化，周期性将第一晶体管Tl、第二晶体管T2导通使得第一控制信号输出端Q的电压稳定地保持在高电平。通过第一时钟端CKl的电压的变化，周期性地将第四晶体管T4导通，并且第一电容Cl具有保持电压的作用，所以第二控制信号输出端P的电压维持在低电平。通过第一时钟端CKl的电压的变化，周期性将第十三晶体管T13导通，M点电压维持在较低的电平;通过第一时钟端CKl的电压的变化，周期性将第十晶体管TlO导通，并且由于第四电容C4具有保持电压的作用，N点电压维持在高电平。第一控制信号输出端Q的高电平电压、第二控制信号输出端P的低电平电压、M点的较低电平的电压、N点的高电平的电压使第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate的电压保持在高电平、高电平脉冲输出端EM的电压保持在低电平。
[0046]图8是本发明的一个实施例的栅极驱动电路的示意性框图。如图8所示，上述的多个移位寄存器GOA级联使用构成栅极驱动电路，每一级移位寄存器的第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate、高电平脉冲输出端EM连接至像素单元电路pixel，提供对像素单元电路写入数据时需要的脉冲信号G1、G2、G3。在级联的移位寄存器之间，上一级移位寄存器的第二低电平脉冲输出端GATE连接下一级移位寄存器的第一输入端STVG，上一级移位寄存器的高电平脉冲输出端EM连接下一级的移位寄存器的第二输入端STVE。
[0047]图9本发明的另一个实施例的栅极驱动电路的电路框图。与图8所示电路的区别在于，本例的栅极驱动电路包括两列级联的移位寄存器，并且这两列级联的移位寄存器交叉使用。具体而言，在本例中，第一级移位寄存器的第二低电平脉冲输出端GATE连接第三级移位寄存器的第一输入端STVG，第一级移位寄存器的高电平脉冲输出端EM连接第三级的移位寄存器的第二输入端STVE。第二级移位寄存器的第二低电平脉冲输出端GATE连接第四级移位寄存器的第一输入端STVG，第二级移位寄存器的高电平脉冲输出端EM连接第四级的移位寄存器的第二输入端STVE。以此类推。通过多列级联的移位寄存器的交叉使用，缩短相邻的两级移位寄存器之间工作时间的间隔，提高了像素驱动电路对于像素单元的扫描速度。
[0048]本发明的实施例还提供了一种显示装置，包括上述的栅极驱动电路。所述显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0049]在本发明的实施例中，用一个移位寄存器电路实现了3路脉冲信号生成，减少了电路元件的数量，能够将现有技术中的28个晶体管与7个电容减少为15个晶体管5个电容，并且减少了控制信号的数量。能够级联使用该移位寄存器得到电路元件数量更少的栅极驱动电路，能够符合窄边框显示器的要求。
[0050]需要说明的是，在上述描述中，高电平、低电平仅仅用于区分