专利名称：半导体元件及其制造方法
技术领域：
本发明的半导体元件具有一基质，在此基质内至少有一个四周被一沟槽环绕的电子元件(尤其是电晶体)，且在此基质的第一主面上有一金属层，此金属层至少有一部分下方铺有一位于基质内的绝缘层。
背景技术：
在经由大面积被动元件之印刷电路传输频率达数十亿赫兹(GHz)以上的信号，以及在大面积接线元件(即所谓的接触微调电容器)上进行的信号输入和信号输出耦合，都会因为寄生电容的关系造成信号功率大幅下降，因而使信号品质受损。由于前面提及的金属层与半导体基质之间会有电容耦合的情况，因此寄生电容的产生是无法避免的。
为了能够在数十亿赫兹以上的频率范围良好的传输信号，也就是使信号品质受损的程度保持在很低的范围内，必须尽可能的使信号衰减的程度降到最低。这个要求对于通讯用的半导体元件和量测技术用的半导体元件而言都是必要的。
信号传输特性的量测和检验是以一种所谓的S参数量测来进行。在进行S参数量测时，是将一频率最高达50GHz的高频小信号从接线元件经一″在晶圆上的″(on-wafer)金属引线尽可能的以最小的信号衰减及信号失真的方式传输至待量测的半导体元件。为了输送信号，将一所谓的高频测试头装在位于晶圆上的接线元件上。这个高频测试头会将信号输入，并将发射及反射信号部分传输至一通往量测仪器的50Ω系统。连接接线元件及待量测半导体元件的金属引线的线径通常为10μm至数百μm。量测仪器会精确的量测出在不同信号频率时的发射及反射信号功率。量测结果显示，在信号频率高达数十亿赫兹(GHz)时，在半导体元件的基质内发生的电容耦合会使接线元件上的信号功率衰减明显变大。
尽可能缩小接线元件及引线(印刷电路)的线径是一种众所周知的降低寄生电容、电感、以及串联电阻的方法。但由于所能取得之量测仪器上的测试头的关系，使得接线元件及引线(印刷电路)的线径能够缩小的程度非常有限。同样的，线径能够缩小的程度亦受限于接线元件的最小面积要求。另外一个难处是，在高频设计的半导体元件中，电流密度会随著工作频率加大而变大，因此从这个观点来看，所使用的引线及/或印刷电路的线径反而应该是变大，而不是变小，这样才能够将因电流密度变大而升高的线路电感及串联电阻保持在可以容忍的范围内。
另外一种可以降低信号功率衰减程度的方法是提高半导体元件的基质电阻率。但是提高基质电阻率会导致发生闭锁的可能性及不同电路区块之间产生基质耦合的可能性大幅升高。因此就制程技术的观点而言，提高基质电阻率的方法所能达到的效果是非常有限的。
在″Novell Burried Oxide isolation for Monolitic RF Inductors onSilicon″(作者H.B.Erzgraber，T.Grabolla，H.H.Richter，P.Schley，A.Wolff；IEDM 98，535-539页)一文中提出一种在设于基质内的线圈下方铺设一层绝缘层，以降低线圈内信号功率衰减程度的方法。这种方法所使用的是一种沟槽深度非常大的沟槽绝缘技术，这种技术会使剩下的平行矽接片完全被氧化。这篇文章提出的方法旨在改善线圈的品质。由于发生信号衰减的主要部位是在基质深处的涡流内，因此这种方法需用到深度相当深的沟槽，其缺点是这样会使制程变得更复杂。此外，由于这种方法所使用的″硬″氧化步骤会破坏位于基质内的双极电晶体和CMOS电晶体，因此这种方法的使用也受到很大的限制。
发明内容
本发明的第一个目的是提出一种半导体元件，此种半导体元件能够经由降低信号衰减达到改善信号传输的目的。本发明的第二个目的是提出一种制造此种半导体的方法。
具有申请专利项目1之特徵的半导体元件即为一种能够达到本发明的第一个目的的半导体元件。具有申请专利项目13之特徵的方法即为能够达到本发明的第二个目的的方法。从属于申请专利项目1及13的其他申请项目均为其所属的有利方式。
在本发明中，绝缘层是制作成沟槽栅的型式，且沟槽栅及环绕电子元件的沟槽可以在同一个制造步骤中形成。
本发明的理论基础是，基质内的电容损耗电流与金属层的面积及信号频率均呈现直接正比的关系，但与基质及导引信号的金属层之间的距离则呈现间接正比关系。信号传输时的主要衰减效应是高频信号在半导体基质内的耦合。依下式可计算出金属层单位面积A的比面积电容导电率yA＝2πfε0εr/d式中f代表信号频率，ε0代表电场常数，εr代表位于金属层及基质之间的绝缘材料的介电常数，d代表金属层及基质之间的距离。从上式中可得知，使用介电常数低的材料可以有效降低比导电率。具有低介电常数的材料称为″低k电介质″(Low-k-Dielectrics)。
从上述方程式可以得出另外一种降低比导电率的方法是加大金属层及基质之间的距离d。
本发明提出一种可以用非常简单且有效率的方式使距离d加大、并进而使寄生电容大幅降低的方法，而且这种方法属于在许多现代化半导体技术中都具备的制程技术。
在基质内设置一沟槽栅型式的绝缘层可以使距离d加大2至3倍(视所拥有的沟槽深度而定)。必要时在沟槽栅的范围可以省略一低欧姆的场注入。留在沟槽栅内的柱子是由半导体基质所构成，因此是高欧姆的。位于金属层下方基质的欧姆数愈高，在其内部因涡流及基质集肤效应造成的信号衰减就愈低。
由于形成沟槽栅的技术属于现有制程的范围，因此沟槽栅的形成并非一件困难的事。而且因为基质内的所有电晶体都要有一道环绕其四周的沟槽，因此沟槽栅的形成也不会使制程步骤增加。也就是说，沟槽栅的形成和在基质内的电子元件四周产生一道沟槽的作业可以在同一个制程步骤中完成。唯一需要做的只是改用一种经修改过的掩膜即可。
可以经由乾腐蚀程序、湿式化学清洗、以及在沟槽内填充绝缘材料(例如PSG玻璃)的方式形成沟槽。接著还可以将剩下的基质柱完全氧化(但此步骤并非一定要有)。只要选用适当的掩膜即可获得吾人所需形状的沟槽栅。
本发明的方法容许未完全氧化的半导体残留柱子或残接片的存在，这些未完全氧化的半导体残留柱子或残接片的数量会因为沟槽栅的沟槽所使用的菱形或矩形掩膜而减少。因此本发明的方法不需增加使用掩膜的数量、也不必增加制程步骤，就可以制作出理想的半导体元件，这表示制造成本可以获得有效的控制和降低。
绝缘层的范围最好是伸展至基质的第一主面。沟槽栅的形状最好是菱形或矩形。如果使沟槽栅的格子具有适当的尺寸，即可在沟槽蚀刻步骤之后可能接著进行的氧化步骤(不一定要进行这个步骤)将基质材料氧化至沟槽蚀刻深度，形成一个绝缘性很高且介电常数很小(εr＝3.3)的氧化矽层。为了尽可能达到完全氧化的程度，最好是使沟槽栅的格子形状为菱形或矩形。
原则上在整个主面上(半导体元件的电子元件除外)均可设置沟槽栅。但实际上只需在对高频信号敏感的金属层部分下方铺设沟槽栅即已足够。金属层通常具有外接之可接触接线元件(接触微调电容器)、聚矽电阻、印刷电路、以及内建的线圈(视需要而定)，依据本发明的方式，其中至少有一部分的接线元件、内建线圈、一部分的印刷电路、或是内建聚矽电阻的下方铺有绝缘层。特别是在大面积的电子元件(例如外接可接触接线元件或内建线圈)中，只有位于高频信号的信号路径上的接线元件的下方必须铺设绝缘层。
在本发明的一种实施方式中，可以将接线元件、内建线圈、对信号敏感的一部分印刷电路、或内建聚矽电阻分别设置在绝缘层的某一个指定的范围上。而且绝缘层的这个范围最好能够从其上方的一个接线元件、内建线圈、所选定的部分印刷电路、或内建聚矽电阻的侧面伸出，因为这样可以使信号衰减的程度降低。
本发明所称之半导体元件可以是一种半导体测试构造或半导体晶片，也可以是一种晶圆，且在此晶圆上设有与量测头接触的接线元件。与量测头接触的接线元件的寄生电容必须被降低，这样才能够获得尽可能精确的量测结果。
与基质的电容耦合恒是一个阻容节，而信号功率只可能消失在基质的电阻R中。因此有两种方法可以降低信号功率的衰减，即电阻R趋近于0或无穷大。
矽是一种非常适合作为基质的材料，因为在大部分现代化制程技术中，基质的欧姆数都很低，而且基质损耗则可能相当高。使用砷化镓基质时的信号衰减程度不同于使用矽基质时的信号衰减程度，这是因为砷化镓晶圆的欧姆数比矽晶圆的欧姆数高出甚多。
原则上本发明的方法可应用于所有的晶圆材料。但其应用效果则与晶圆材料的种类有很大的关系。晶圆材料的比电阻可以从0.01Ωcm到10MΩcm之间。
以下配合图式进一步说明本发明的方法及其优点图式1本发明之半导体元件的部分断面式2接线元件及位于其下方之绝缘层之间的关系的上视式3沟槽栅的一种实施方式图式4具有多个接触元件之半导体元件的部分上视5本发明之一种具有具体的沟槽栅结构的半导体元件的断面图具体实施方式
图式1显示一本发明之半导体元件的部分断面图。基质(1)最好是以矽制成。在基质(1)的第一主面(I)设有一个金属层(2)。在基质(1)内至少有一个形状如设置在基质内(1)的凹槽的电子元件。由凹槽(14)和基质(1)构成的二极体就是这种电子元件的一种典型代表。当然，本发明的半导体元件可以具有许多彼此以任意方式接通的电子元件。
在这个实施例中，金属层(2)是由两个金属面构成。位于下方的第一个金属面具有印刷电路(6)，位于上方的第二个金属面则具有印刷电路(7)。印刷电路(6)和印刷电路(7)之间隔著氧化层(10)。在具有印刷电路(7)的第一个金属面及基质(1)的第一主面(I)之间也设一个氧化层(11)。为了保护位于最上方的金属面(即具有印刷电路(6)的第二个金属面)，故在其上方设置一氧化层(9)或钝化层。氧化层(9)上有缺口，外接可接触接线元件(4)可经由缺口与印刷电路(6)连接。位于上下方的两个金属面的印刷电路可以(但不是必须)经由一层间电路接通段(8)彼此相接。一种常见的方式是，位于下方的金属面具有一聚矽电阻(5)。聚矽电阻通常需要一较大的面积，因此会对基质形成一不能忽略的电容。在注入高频电流通过聚矽电阻时，由于聚矽电阻的反应就像阻容节一样，因此电容的大小是视频率而定。位于聚矽电阻(5)下方的绝缘层(3)可以将通往基质的电容大幅降低。
本发明的应用范围当然不限于仅有两个金属面实施方式，而是可以应用于具有任意数量之金属面的实施方式。
假设在接线元件(4)上输入一频率在数十亿赫兹(GHz)范围的高频信号。为了缩小接线元件(4)的金属面与基质(1)之间的寄生电容，所以在接线元件(4)下方设置一绝缘层(3)。这个沟槽栅状的绝缘层(3)的范围伸展至基质(1)的第一主面(I)。从图式1的断面图可以清楚的看出，绝缘层(3)从侧面伸展超出接线元件(4)的侧面边界，以便能够最大幅度的降低可能导致信号功率衰减的寄生电容。图式5显示一种可行的具体的沟槽栅结构。
由于聚矽电阻对基质也会形成很大的电容耦合，因此在聚矽电阻(5)的下方也设置一个绝缘层(3)。这个绝缘层(3)也是从侧面伸展超出聚矽电阻(5)。
从图式2也可以清楚看出绝缘层(3)从侧面伸展超出受其保护的金属层部分的情形。图式2的上视图显示一接线元件(4)及从其侧面伸展超出的绝缘层(3)。
从图式1还可以进一步看出，绝缘层(3)并不一定必须将基质的整个主面(I)覆盖住(电子元件除外)。只需在传输高频信号或输出及/或输入高频信号的金属层部分的下方铺设绝缘层即已足够。
图式3显示本发明的一种沟槽栅的结构。从图式3中可看到蚀刻入基质的沟槽(13)。蚀刻步骤结束后留下基质柱(12)。在蚀刻沟槽内填入适当的绝缘材料(最好是PSG玻璃)。
沟槽栅各个格子的排列方式最好能够使得在经过接下来的氧化步骤后(不一定要有这个步骤)，残留的基质材料(也就是基质柱(12))的数量会减少，甚至完全消除，以便能够获得一连贯的绝缘层。
如果所使用的是矽基质，则经过氧化步骤后会产生氧化矽。由于氧化矽具有很高的绝缘性及相当低的介电常数，因此光是这种配置设计措施即可将比电容导电率降低2至3倍。
本发明的另外一个优点是可以使半导体基质内高频干扰信号的杂散情况变少。同样的，在所有对高频信号敏感的信号路径上均使用沟槽栅的作法，也可以大幅降低在复杂的混合信号晶片设计中出现的串扰现象。
图式4的上视图显示本发明的一种半导体元件的实施方式。在图式4中可看到3个分别具有印刷电路(6a，6b，6c)的接线元件(4a，4b，4c)。电源电压接在接线元件(4c)上。另外两个接线元件(4a，4b)被输入一高频信号。只有另外两个接线元件(4a，4b)的下方分别铺有沟槽栅(3a，3b)。另外一种可能的方式是在接线元件(4a，4b)的下方铺一个单一的沟槽栅。由于接线元件(4c)并未被输入高频信号，因此无需铺设沟槽栅。原则上在每一个只包含金属面内的电子元件的对信号敏感的信号线路段下方均可铺设沟槽栅。特别是供高频信号通过的印刷电路对信号尤其敏感。
图式5显示本发明之一种具有具体的沟槽栅结构的半导体元件的断面。沟槽栅是铺设在接线元件下方，并从侧面伸展超出接线元件的范围。在图式5的实施方式中，基质(1)上方有一个外延层(15)，外延层(15)之上有一层可以经由热处理或CVD沉积加上去的绝缘材料(14)。伸展至第一主面(I)的另外一层绝缘材料(17)是在填充沟槽(13)时加上去的。绝缘材料(17)及沟槽(13)最好都是由PSG玻璃构成。从图式5可以清楚看出，在沟槽(13)之间尚有残留的基质柱(12)。这些基质柱(12)在垂直方向上具有与基质(1)相同的杂质分布。因此这些基质柱(12)具有与晶圆相同的基本掺杂。图式5所示的外延层是一个可供选择的项目，也可以不要。在外延层和基质之间形成一个典型的PN结，由于这个PN结最好是一个低掺杂的PN结，因此其具有的空间电荷区相当宽广。这个PN结空间电荷区的反应如同一个绝缘层，而且会对基质(1)产生一串联电容。
图式5中基质(1)内有若干个植入区域(16)是所谓的″通道制动元件″(Channel Stopper)。虽然这些区域(16)并非一定要有，但是其存在是有优点的。沟槽(13)只需进入基质(1)内约5nm的深度就可以产生足够的效果。在这个深度下，输入接线元件(4)的高频信号就可以达到良好的信号品质。当然，实际的沟槽深度是可以比5nm还要深很多的。决定沟槽深度的两个最主要因素是所使用的半导体材料和输入接线元件之高频信号的频率。
从以下的说明可得知，只要利用半导体制程中现有的槽技术即可将金属层结构和基质之间的寄生电容降低2至3倍。到目前为止，沟槽技术的发展主要是被用来大幅提高位于基质内的电子元件之间的绝缘性，以及大幅缩小每一个电子元件所需的晶片面积。本发明的提出为现有的沟槽技术找到一个应用领域，并提供一种能够大幅改善高频元件在半导体基质上的高频信号传输的简单、低成本的方法。
本发明的方法亦可应用于高频电子元件的测试。在待测试的电子元件中，与量测头接触的接线元件的下方均有铺设沟槽栅。此外，如果引线(也就是印刷电路)被设置其下方铺有绝缘层的待测试电子元件下方，就可以将会造成干扰的电容耦合大幅降低。
标号说明1基质2金属层3绝缘层4接线元件5聚矽电阻6，7印刷电路8层间电路接通段9，10，11氧化层12基质壁13沟槽
权利要求
1.一种半导体元件，具有一基质(1)，在基质(1)内至少有一个四周被一沟槽环绕的电子元件(尤其是电晶体)，在基质(1)的第一主面(I)上有一金属层(2)，此金属层(2)至少有一部分下方铺有一位于基质(1)内的绝缘层(3)，其特征为绝缘层(3)是制作成沟槽栅的型式，且沟槽栅及环绕电子元件的沟槽可以在同一个制造步骤中形成。
2.如权利要求1的半导体元件，其特征为沟槽栅的范围伸展至基质的第一主面(I)。
3.如权利要求1或2的半导体元件，其特征为沟槽栅具有沟槽(13)及柱子(12)，且沟槽(13)内有填充绝缘材料。
4.如权利要求1-3中任一项的半导体元件，其特征为沟槽的柱子(12)是由基质材料构成。
5.如权利要求1-3中任一项的半导体元件，其特征为沟槽的柱子(12)是由一种氧化物构成。
6.如权利要求1-5中任一项的半导体元件，其特征为金属层(2)具有外接之可接触接线元件(4)、内建线圈、印刷电路(6，7)、内建电容或聚矽电阻(5)，其中至少有一部分的接线元件、内建线圈、一部分的印刷电路、或是内建电容或聚矽电阻的下方铺有绝缘层(3)。
7.如权利要求1-6中任一项的半导体元件，其特征为接线元件(4)、内建线圈、至少一部分的印刷电路(6，7)、以及内建电容或聚矽电阻(5)均是设置在绝缘层(3)的某一个指定的范围上。
8.如权利要求1-7中任一项的半导体元件，其特征为绝缘层(3)的范围从其上方的一个接线元件(4)、一个内建线圈、一个内建电容或内建聚矽电阻(4)的侧面伸出。
9.如权利要求1-8中任一项的半导体元件，其特征为沟槽栅的形状为菱形或矩形。
10.如权利要求1-9中任一项的半导体元件，其特征为此种半导体元件为一半导体晶片。
11.如权利要求1-10中任一项的半导体元件，其特征为此种半导体元件为一晶圆，且接线元件是作为与量测头接触之用。
12.如权利要求1-11中任一项的半导体元件，其特征为所使用的基质是矽基质或砷化镓基质。
13.一种制造半导体元件的方法，此种半导体元件具有一基质(1)，在基质(1)内至少有一个电子元件，在基质(1)的第一主面(I)上有一金属层(2)，此金属层(2)至少有一部分下方铺有一位于基质(1)内的绝缘层(3)，此绝缘层(3)是制作成沟槽栅的型式，且沟槽栅及环绕电子元件的沟槽都是在同一个制造步骤中形成。
14.如权利要求13的方法，其特征为以绝缘材料填充沟槽栅的沟槽。
15.如权利要求13或14的方法，其特征为在后续的制程步骤中将会产生位于高频信号的信号路径上的接线元件之处的基质内形成一绝缘层。
全文摘要
本发明提出一种具有一基质的半导体元件，在此基质内至少有一个电子元件，且在基质的第一主面上有一金属层。此金属层至少有一部分下方铺有一位于基质内的绝缘层。此绝缘层是制作成沟槽栅的型式，可以大幅降低高频信号传输时出现的寄生电容及信号功率衰减程度。
文档编号H01L23/52GK1470071SQ01814568
公开日2004年1月21日 申请日期2001年7月18日 优先权日2000年8月24日
发明者布伦纳 申请人:因芬尼昂技术股份公司