半导体元件及其制造方法

专利名称：半导体元件及其制造方法
技术领域：
本发明涉及半导体元件，特别是涉及具有槽隔离绝缘膜的半导体元件的制造方法。在半导体衬底上边配设有埋入氧化膜和SOI(绝缘体上边的硅)层的SOI衬底上形成的SOI构造的半导体元件(以后，叫做SOI元件)，具有可以减小寄生电容、进行高速且稳定的动作以及低功耗的特征，可以在便携设备等中使用。
作为SOI元件的一个例子，有在SOI层的表面内设置达到埋入氧化膜的槽，借助于向该槽内埋入绝缘物的办法形成的完全槽隔离绝缘膜，使元件间电隔离的完全槽隔离(FTI)构造的SOI元件。但是，归因于碰撞电离现象产生的载流子(在NMOS的情况下为空穴)会滞留在沟道形成区内，由于归因于此或者产生弯曲，或者动作耐压劣化，或者沟道形成区的电位不稳定，故存在着因产生延迟时间的频率依赖性等的衬底悬浮效应而产生的种种的问题。
于是，人们想出的对策是使得在槽的底部与埋入氧化膜之间剩下规定厚度的SOI层那样地，在SOI层的表面内形成槽，采用向该槽内埋入绝缘物的办法形成的部分槽隔离(PTI)构造。
图74示出了PTI构造的MOS晶体管Q10的剖面构造。另外，在图74中，示出了在MOS晶体管Q10的栅极宽度方向上的剖面构造。
如图74所示，在由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底的SOI层3的表面内，配设部分隔离氧化膜PT，在由部分隔离氧化膜PT规定的有源区AR上边，按照顺序配设栅极氧化膜11和栅极电极12。
由于在部分隔离氧化膜PT的底部与埋入氧化膜2之间，存在着SOI层3并变成为阱区WR，载流子可以通过该阱区WR移动，可以防止载流子滞留于沟道形成区内，此外，由于还可以通过阱区WR固定(体固定)沟道形成区的电位，故还具有不会发生因衬底悬浮效应引起的种种的问题的优点。
但是，在PTI构造中，部分隔离氧化膜PT的深度，主要由槽形成时的刻蚀规定，起因于刻蚀的不均一，即便是在同一晶片内，在不同的晶片间在部分隔离氧化膜PT的深度上也会产生不均一。
如图74所示，用从SOI层3的主面到底部为止的深度d10定义部分隔离氧化膜PT的深度，例如，在把设计值定为d10＝100nm的情况下，实际上可以形成的部分隔离氧化膜PT的深度，将变成为d10＝100nm±5nm，结果就变成为深度在95nm到105nm的范围内波动。
这意味着如果要想把SOI层3的厚度作成为150nm，则部分隔离氧化膜PT的下部的阱区WR的厚度在45到55nm的范围内波动，如果把阱区WR的设计值定为50nm，则相当于±10％的不均一。
在这里，用图75和图76，对部分隔离氧化膜PT的形成时的刻蚀进一步进行说明。
首先，如图75所示，准备SOI衬底，在SOI衬底的SOI层3上边，形成氧化膜4。
其次，在氧化膜4上边，用CVD(化学气相淀积)法，形成多晶硅膜22。另外，氧化膜4、多晶硅膜21和氮化膜22有时候也被称之为辅助膜，因为为了形成隔离氧化膜，它们起着辅助性的作用。
然后，如图76所示，用具有规定的开口图形的光刻胶掩模(未画出来)借助于干法刻蚀或湿法刻蚀选择性地除去氮化膜22和多晶硅膜21。
此外，以图形化的氮化膜22为刻蚀掩模，使得贯通氧化膜4，同时到达规定深度为止对SOI层3进行刻蚀以形成槽TR。在该刻蚀中，要对刻蚀条件进行调整，使得在槽TR的底部剩下规定厚度的SOI层3而不是完全刻蚀SOI层3，使埋入氧化膜2露出来。
在这里，氮化膜22、多晶硅膜21、氧化膜4和SOI层3的刻蚀量的合计为200到400nm，例如，即便是把部分隔离氧化膜PT的深度设定为50nm左右这么浅，刻蚀量的合计也将变成为150到350nm，由于刻蚀的合计量不怎么变化，故不均一也不会有大的变化。
为此，在对于厚度70nm的SOI层3来说要把槽TR的深度作成为50nm的情况下，结果就变成为在部分隔离氧化膜PT的下部的阱区WR的厚度要波动±5nm左右，如果设阱区WR的设计值为20nm，结果相当于±25％的不均一，这是不能允许的。当减小SOI层3的厚度时，该不均一还会增大，使得明显地限制了PTI构造的体固定。如上所述，在SOI构造中，部分隔离氧化膜的形成是困难的，用PTI构造施行的体固定是困难的。
此外，作为用PTI构造施行的体固定以外的体固定的方法，人们考虑了这样的构成使栅极电极的平面形状变化，并在体固定用的体接触部分的形成位置上下些工夫。
图77是被称之为T型栅极的栅极电极的平面布局，示出了栅极宽度方向的一方的端部在栅极长度方向上扩展得大，构成栅极接触焊盘GP，俯视图形状变成为T形的栅极电极12T。
在栅极电极12T的T的头部的顶端外方，配设有体接触部分BD。另外，在体接触部分BD的SOI层3的表面内，形成与源漏区导电类型相反的杂质区。
此外，含有源漏区的有源区AR与体接触部分BD已连接起来。
图78示出了在图77的A-A线处所取的剖面结构，如图78所示，栅极电极12T的正下边的SOI层3，在MOS晶体管的导电类型为N型的情况下，比较低浓度(P-)地含有P型杂质，另一方面，体接触部分BD则比较高浓度(P+)地含有P型杂质。在这里，有源区AR和体接触部分BD完全由槽隔离氧化膜FT规定。
归因于采用这样的构成，由于有源区AR完全由槽隔离氧化膜FT规定，由于不会发生槽深度的不均一，故在把SOI层3形成得薄方面没有问题，此外，由于可以通过体接触部分BD固定沟道形成区的电位，故可以实现稳定的动作。
作为会得到同样的作用效果的构造，有图79所示的被称之为H型栅极的构造，和图80所示的被称之为源极带的构造。
图79所示的H型栅极，具有栅极宽度方向的两方的端部都在长度方向上被扩展得大，变成为俯视图形状为H形的栅极电极12H，具有2个体接触部分BD。
图79所示的源极带构造的构成为在源极区SR的一部分上配设带状的体接触部分BD，体接触部分BD的一端连接到栅极电极12的正下边的沟道区上。
但是，在采用T型栅极构造或H型栅极构造的情况下，栅极-漏极间的寄生电容将增加一个与栅极电极的面积的增加量对应的量，存在着不适合于高速且稳定的动作的问题。本发明就是为消除上述那样的问题而发明的，目的是在把SOI层的厚度形成得薄的SOI元件中，可以进行体固定，同时实现高速且稳定的动作。
本发明的第1方面的半导体元件的制造方法，是一种具备半导体衬底；配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极电极俯视图形状，具有栅极宽度方向的至少一方的端部向栅极长度方向扩展而构成栅极接触焊盘的形状，上述体接触部分被设置在上述栅极接触焊盘的栅极宽度方向的端部的外方的上述SOI层的表面内，并通过上述SOI层，电连到上述栅极电极下部的沟道形成区上，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚的半导体元件的制造方法，包括如下的步骤选择性地形成含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤(a)；使得连接到含有上述第2部分的上述第2厚度的绝缘膜上那样地，在上述SOI层上边，选择性地形成含有上述栅极绝缘膜的第1部分的上述第1厚度的绝缘膜的步骤(b)，上述步骤(a)至少包括在将成为栅极接触焊盘的下部的区域上，形成上述第2厚度的绝缘膜的步骤。
本发明的第2方面的半导体元件的制造方法，上述MOS晶体管，借助于双氧化物工艺，并兼用形成具有厚度不同的第1和第2栅极绝缘膜的第1和第2MOS晶体管的步骤形成，上述步骤(a)，包括在上述双氧化物工艺中，兼用在上述第1和第2栅极绝缘膜之内，形成厚度厚的一方的步骤，以形成含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤，上述步骤(b)，包括在上述双氧化物工艺中，兼用在上述第1和第2栅极绝缘膜之内，形成厚度薄的一方的步骤，以形成含有上述栅极绝缘膜的第1部分的步骤。
本发明的第3方面的半导体元件的制造方法，还具备规定将成为上述MOS晶体管的形成区的有源区，同时还对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述(a)步骤，包括采用在形成上述槽隔离绝缘膜时剩下在上述SOI层上边形成的辅助膜的底垫氧化膜而不除去的办法，把它当作是含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤(a-1)。
本发明的第4方面的半导体元件的制造方法，上述MOS晶体管包括第1和第2MOS晶体管，上述步骤(a-1)被应用于形成含有上述第1和第2MOS晶体管的各自的第2部分的上述第2厚度的绝缘膜的步骤，上述第1和第2MOS晶体管的各自的上述第1部分，借助于双氧化物工艺被形成为不同的厚度。
本发明的第5方面的半导体元件的制造方法，还具备形成规定将成为上述MOS晶体管的形成区的有源区、上述体接触部分的形成区和上述有源区与上述体接触部分的形成区之间的连接部分，同时对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述步骤(a)，包括在上述SOI层上边形成将成为形成上述槽隔离绝缘膜时的辅助膜的多层膜的步骤(a-1)；使在上述多层膜上边，至少含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的形成区已变成为开口部分的光刻胶掩模图形化的步骤(a-2)；用刻蚀法一直达到上述SOI层的表面为止，除去未被光刻胶掩模覆盖起来的区域的步骤(a-3)；使已露出来的上述SOI层的表面氧化，形成比较厚的氧化膜，把与上述开口部分对应的区域的上述比较厚的氧化膜，当作含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的形成区的步骤(a-4)，上述(a-1)，包括作为上述多层膜的最下层膜，在上述SOI层上边，形成底垫氧化膜的步骤；上述步骤(b)，包括在上述步骤(a)之后执行，在除去了上述底垫氧化膜之后，在该区域上形成上述第1厚度的绝缘膜的步骤。
本发明的第6方面的半导体元件的制造方法，上述步骤(a-2)，包括使得在与上述槽隔离氧化膜的形成区对应的部分上也具有开口部分那样地使上述光刻胶掩模图形化的步骤，借助于上述光刻胶掩模的图形化，自我匹配地决定上述MOS晶体管的栅极宽度。
本发明的第7方面的半导体元件的制造方法，上述步骤(a-3)包括使得上述SOI层变成为过刻蚀那样地进行刻蚀的步骤。
本发明的第8方面的半导体元件的制造方法，上述步骤(a-3)包括借助于化学干法刻蚀除去上述底垫氧化膜的步骤。
本发明的第9方面的半导体元件的制造方法，包括用化学干法刻蚀进行上述SOI层的过刻蚀的步骤。
本发明的第10方面的半导体元件的制造方法，上述(a-3)步骤，包括一直到到达上述SOI层的表面为止，刻蚀与上述槽隔离氧化膜的形成区对应的部分的上述多层膜的步骤，在上述步骤(a)之后，还具备一直到到达上述埋入氧化膜为止对与上述槽隔离氧化膜的形成区对应的上述SOI层进行刻蚀，形成用来进行上述槽隔离氧化膜的形成的槽的步骤。
本发明的第11方面的半导体元件的制造方法，在上述步骤(a)之后，还具备在形成上述槽之前，在上述多层膜的表面和上述比较厚的氧化膜的表面上形成了绝缘膜之后，用各向异性刻蚀除去上述绝缘膜，在上述多层膜的侧面上形成上述绝缘膜的衬垫的步骤，在剩下上述绝缘膜的衬垫的状态下形成上述槽。
本发明的第12方面的半导体元件的制造方法，形成上述绝缘膜的衬垫的步骤，包括用CVD法形成硅氧化膜的步骤。
本发明的第13方面的半导体元件的制造方法，形成上述绝缘膜的衬垫的步骤，包括用CVD法形成硅氮化膜的步骤。
本发明的第14方面的半导体元件的制造方法，上述步骤(a-3)包括一直到到达上述SOI层的表面为止对与上述槽隔离氧化膜的形成区对应的部分的上述多层膜进行刻蚀的步骤，在上述步骤(a-3)和(a-4)之间，还具备一直到到达上述SOI层的表面为止对上述SOI层进行刻蚀，以形成用来进行上述槽隔离氧化膜形成时的槽的步骤。
本发明的第15方面的半导体元件的制造方法，在上述槽的形成之后，还包括使在上述槽的内壁上露出来的上述SOI层氧化的步骤。
本发明的第16方面的半导体元件的制造方法，还具备形成规定将成为上述MOS晶体管的形成区的有源区，同时对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述形成槽隔离氧化膜的步骤，包括准备规定上述有源区的第1掩模数据和规定上述体接触部分的形成区的第2掩模数据的步骤，和准备规定上述槽隔离氧化膜的非形成区的第3掩模数据的步骤，上述准备第3掩模数据的步骤，具有对上述第1和第2掩模数据恰好规定尺寸进行负公差尺寸处理，变成为第1和第2负公差尺寸处理完毕数据，并输入把该第1和第2负公差尺寸处理完毕数据之间连接起来的连接部分的数据的步骤。
本发明的第17方面的半导体元件的制造方法，是一种具备半导体衬底；配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极绝缘膜在栅极宽度方向上不具有氟的第1部分，和具有氟的第2部分的半导体元件的制造方法，具备如下的步骤使在上述SOI层上边形成含有上述栅极绝缘膜的第2部分的具有氟的绝缘膜的区域已变成为开口部分的光刻胶掩模图形化的步骤(a)；从上述开口部分向上述SOI层内离子注入氟离子的步骤(b)；和在除去了上述光刻胶掩模之后，使上述SOI层上边氧化的步骤(c)。
本发明的第18方面的半导体元件的制造方法，是一种具备半导体衬底；配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚的半导体元件的制造方法，包括如下的步骤使在上述SOI层上边，包括上述栅极绝缘膜的第1部分在内形成上述第1厚度的绝缘膜的区域已变成为开口部分的光刻胶掩模图形化的步骤(a)；从上述开口部分向上述SOI层内离子注入氮离子的步骤(b)；和在除去了上述光刻胶掩模之后，在形成上述第2厚度的绝缘膜的条件下，使上述SOI层上边氧化的步骤(c)。
本发明的第19方面的半导体元件，具备半导体衬底，配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管，设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极电极俯视图形状，具有栅极宽度方向的至少一方的端部向栅极长度方向扩展而构成栅极接触焊盘的形状，上述体接触部分被设置在上述栅极接触焊盘的栅极宽度方向的端部的外方的上述SOI层的表面内，并通过上述SOI层，电连到上述栅极电极下部的沟道形成区上，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，上述栅极绝缘膜的上述第2部分至少配设在上述栅极接触焊盘的下部。
本发明的第20方面的半导体元件，包括上述栅极绝缘膜的上述第2部分，上述第2厚度的绝缘膜，被配设在上述栅极接触焊盘的下部及其周围。
本发明的第21方面的半导体元件，上述第2厚度的绝缘膜，一直配设到作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的上部为止。
本发明的第22方面的半导体元件，作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的栅极长度方向的长度，比把上述栅极电极的栅极长度和配设在上述栅极电极的侧面上的侧壁绝缘膜的宽度的2倍的长度加起来的长度短。
本发明的第23方面的半导体元件，作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的栅极长度方向的长度，比上述栅极接触焊盘的栅极长度方向的长度短。
本发明的第24方面的半导体元件，上述体接触部分在上述MOS晶体管的源极区的栅极宽度方向的端缘部分外侧的上述SOI层的表面内，与上述源极区相邻地被设置成带状，包括上述栅极绝缘膜的上述第2部分，上述第2厚度的绝缘膜，配设在在上述MOS晶体管的栅极电极的栅极长度方向的2个端部之内已配设上带状的上述体接触部分的一侧。

图1示出了本发明的实施例1的MOS晶体管的平面构成。
图2示出了本发明的实施例1的MOS晶体管的剖面构成。
图3是说明本发明的实施例1的MOS晶体管的制造步骤的说明图。
图4是说明本发明的实施例1的MOS晶体管的制造步骤的说明图。
图5是说明本发明的实施例1的MOS晶体管的制造步骤的说明图。
图6是说明本发明的实施例1的MOS晶体管的制造步骤的说明图。
图7是说明本发明的实施例1的MOS晶体管的制造步骤的说明图。
图8示出了本发明的实施例2的源极带构造的MOS晶体管的平面构成。
图9示出了本发明的实施例2的源极带构造的MOS晶体管的平面构成。
图10示出了本发明的实施例2的源极带构造的MOS晶体管的平面构成。
图11示出了本发明的实施例2的源极带构造的MOS晶体管的平面构成。
图12示出了本发明的实施例3的MOS晶体管的剖面构成。
图13是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图14是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图15是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图16是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图17是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图18是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图19是说明本发明的实施例4的MOS晶体管的制造步骤的说明图。
图20是说明本发明的实施例4的制造方法应用例的说明图。
图21是说明本发明的实施例4的制造方法应用例的说明图。
图22是说明本发明的实施例4的制造方法应用例的说明图。
图23是说明本发明的实施例4的制造方法应用例的说明图。
图24是说明本发明的实施例4的制造方法应用例的说明图。
图25是说明本发明的实施例4的制造方法应用例的说明图。
图26是说明本发明的实施例4的制造方法应用例的说明图。
图27是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图28是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图29是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图30是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图31是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图32是说明本发明的实施例5的MOS晶体管的制造步骤的说明图。
图33是本发明的实施例5的MOS晶体管的制造步骤的局部细节图。
图34示出了在本发明的实施例5的MOS晶体管的制造步骤中不实施SOI层的侧壁氧化的步骤。
图35是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图36是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图37是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图38是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图39是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图40是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图41是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图42是说明本发明的实施例5的MOS晶体管的制造步骤的变形例的说明图。
图43是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图44是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图45是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图46是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图47是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图48是说明本发明的实施例5的MOS晶体管的制造步骤的平面图。
图49是说明本发明的实施例5的MOS晶体管的优点的平面图。
图50是说明本发明的实施例5的MOS晶体管的平面结构的变形例的平面图。
图51是说明本发明的实施例5的MOS晶体管的制作的平面图。
图52是说明本发明的实施例5的MOS晶体管的制造方法的应用例的说明图。
图53是说明本发明的实施例5的MOS晶体管的制造方法的应用例的说明图。
图54是说明本发明的实施例5的MOS晶体管的制造方法的应用例的说明图。
图55是说明本发明的实施例5的MOS晶体管的制造方法的应用例的说明图。
图56是说明本发明的实施例5的MOS晶体管的制造方法的改良例的说明图。
图57是说明本发明的实施例5的MOS晶体管的制造方法的改良例的说明图。
图58是说明本发明的实施例5的MOS晶体管的制造方法的改良例的说明图。
图59是说明本发明的实施例5的MOS晶体管的制造方法的改良例的说明图。
图60是说明本发明的实施例5的MOS晶体管的制造方法的改良例的说明图。
图61示出了本发明的实施例6的MOS晶体管的平面构成。
图62示出了本发明的实施例6的MOS晶体管的制造途中的剖面构成。
图63示出了本发明的实施例6的MOS晶体管的制造途中的剖面构成。
图64是说明本发明的实施例7的MOS晶体管的制造步骤的说明图。
图65是说明本发明的实施例7的MOS晶体管的制造步骤的说明图。
图66是说明本发明的实施例7的MOS晶体管的制造步骤的说明图。
图67是说明本发明的实施例7的MOS晶体管的制造步骤的说明图。
图68是说明双氧化物工艺的说明图。
图69是说明双氧化物工艺的说明图。
图70是说明双氧化物工艺的说明图。
图71是说明双氧化物工艺的说明图。
图72是说明双氧化物工艺的说明图。
图73是说明双氧化物工艺的流程图。
图74示出了一般的PTI构造的MOS晶体管的剖面构造。
图75是说明现有的PTI构造的MOS晶体管的制造步骤的说明图。
图76是说明现有的PTI构造的MOS晶体管的制造步骤的说明图。
图77示出了现有的MOS晶体管的平面构成。
图78示出了现有的MOS晶体管的平面构成。
图79示出了现有的MOS晶体管的平面构成。
图80示出了现有的MOS晶体管的平面构成。<A.实施例1>
<A-1.元件构成>
作为本发明的实施例1，图1示出了具有T型栅极的MOS晶体管Q1的平面布局。
如图1所示，MOS晶体管Q1具有栅极长度方向的一方的端部，在长度方向上扩展得大，变成为俯视图形状为T形的栅极电极12。
栅极电极12的字母T的头部被称之为栅极接触焊盘GP，构成对栅极电极的电接触部分。在栅极接触焊盘GP的顶端外方配设体接触部分BD。另外，在体接触部分BD的SOI层3的表面内，将形成与源漏区导电类型相反的杂质区。
此外，含有源漏区SDR的有源区AR与体接触部分BD连接起来，栅极接触焊盘GP，配设在把源漏区SDR和体接触部分BD连结起来的有源区AR的上边。
另外，在图1中，在栅极电极12之内，把电流流动得多的区域表示为R1，把相当于栅极接触焊盘GP的区域表示为R2。
在图2中，示出了在图1中的B-B线处所取的剖面结构。如图2所示，其构成为在由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底上边配设栅极电极12，栅极电极的正下边的SOI层3，在MOS晶体管的导电类型为N型的情况下，比较低浓度(P-)地含有P型杂质，另一方面，体接触部分BD则比较高浓度(P+)地含有P型杂质。另外，在MOS晶体管Q1的导电类型为P型的情况下，栅极电极的正下边的SOI层3，比较低浓度(N-)地含有N型杂质，另一方面，体接触部分BD则比较高浓度(N+)地含有N型杂质。
在这里，在栅极电极12的栅极接触焊盘GP以外的部分和SOI层3之间，配设厚度1到5nm的栅极绝缘膜11，在栅极接触焊盘GP与SOI层3之间，配设厚度5到15nm的栅极绝缘膜110。另外栅极绝缘膜11和栅极绝缘膜110已连接起来。
另外，在图1中虽然把用来形成栅极绝缘膜110的掩模数据作为RX1示出，但是若使用掩模数据RX1，则栅极绝缘膜110不仅是栅极接触焊盘GP的下部，还波及到体接触部分BD上边及其周围。在这里掩模数据RX1呈现俯视图矩形，其一边被配设为使得向体接触部分BD一侧仅仅偏移长度α，而不会完全地与栅极接触焊盘GP的源漏区一侧的一边重叠。这是考虑到实际的掩模对准时的偏移的结果。
<A-2.制造方法>
以下，用图3到图7对MOS晶体管Q1的制造方法进行说明。
首先，如图3所示，准备由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底，形成贯通SOI衬底的SOI层3到达埋入氧化膜2的完全槽隔离氧化膜FT，然后，规定作为有源区和体接触部分的区域。
其次，在图4所示的步骤中，在SOI层3上边整个面上形成厚度5到15nm的栅极绝缘膜110。
其次，在图5所示的步骤中，根据掩模数据使光刻胶掩模RM1图形化，规定剩下栅极绝缘膜110的区域。然后，用湿法刻蚀除去未被光刻胶掩模RM1覆盖起来的栅极绝缘膜110。
其次，在除去了光刻胶掩模RM1之后，在图6所示的步骤中，在已露出来的SOI层3上边借助于热氧化形成厚度1到5nm的栅极绝缘膜110。
另外，在以下，用热氧化形成的氧化膜，也可以用CVD法等形成。此外，在热氧化中，除去使用氧化炉的方法之外，也有RTO(快速热氧化)等的手法。在包括这些氧化膜形成工艺和变形例在内的意义上说，有时候也简称为氧化。
其次，在图7所示的步骤中，在栅极绝缘膜11和110上边使栅极电极12图形化。另外，在栅极电极12的侧面上也形成侧壁绝缘膜13。
之后，采用进行目的为形成源漏区的杂质注入或目的为形成体接触部分BD的杂质注入的办法，完成MOS晶体管Q1。
<A-3.作用效果>
就象以上所说明的那样，在实施例1的MOS晶体管Q1中，采用作成为在栅极宽度方向上，栅极绝缘膜的厚度不同的构成，把遍及SOI层3上边的广阔的面积地配设的栅极接触焊盘GP的下部的栅极绝缘膜110的厚度形成得厚一些，把电流流动得多的区域R1的栅极绝缘膜11的厚度形成得薄一些的办法，就可以变成为可进行体固定的构成，同时，还可以减小栅极-漏极间的寄生电容，可以得到低功耗且可高速而稳定地动作的MOS晶体管。
此外，SOI层3的厚度为10到100nm，虽然是被称之为薄膜SOI层的厚度，但是，由于要借助于完全槽隔离氧化膜FT规定有源区AR和体接触部分BD，故不会发生起因与槽深度的不均一的那些缺憾。
如上所述，在难于进行由PTI构造进行的体固定的薄膜SOI层中，由厚膜实施的体固定是有效的。另外，栅极绝缘膜和槽隔离氧化膜即便是材质相同，配设图形也完全不同。例如，虽然在体接触部分BD上边不会形成槽隔离氧化膜，但是厚膜栅极绝缘膜却可以延伸到体接触部分BD上边。
此外，由于栅极绝缘膜11和110用热氧化法形成，故膜厚的限制性良好而且不均一小，故可以促进归因于形成栅极绝缘膜11和110而实现的SOI层3的薄膜化。
另外，在上边所说的实施例1中，虽然例示的是T型栅极，但是，也可以作成为使得栅极接触焊盘，在栅极电极的宽度方向的两端设置的H型的栅极中，加厚该2个栅极接触焊盘的下部的栅极绝缘膜的厚度，这是不言而喻的。
<B.实施例2>
<B-1.元件构成>
作为本发明的实施例2，图8到图11示出了源极带构造的MOS晶体管Q2到Q5的平面构成。
所谓源极带构造，是这样的构造在源极区SR的一部分上配设带状的体接触部分BD，体接触部分BD的一端，连接到栅极电极12的正下边的沟道区上，在图8中，在N型MOS晶体管Q2中，沿着与设置有栅极电极12的栅极接触焊盘GP的一侧相反的一侧的源极区的端缘部分配设体接触部分BD，体接触部分BD的端部连接到栅极电极12的正下边的沟道区上。例外，体接触部分BD的导电类型是P型。
图9，在P型的MOS晶体管Q3中，沿着与设置有栅极电极12的栅极接触焊盘GP的一侧相反的一侧的源极区的端缘部分配设体接触部分BD，体接触部分BD的端部连接到栅极电极12的正下边的沟道区上。例外，体接触部分BD的导电类型是N型。
另外，在MOS晶体管Q2和Q3中，栅极电极12的电流流动得多的栅极绝缘膜的厚度被形成得薄，在体接触部分BD与沟道区之间的连接部分的上部，设置有厚的栅极绝缘膜，在图8和图9中，把用来形成厚的栅极绝缘膜的掩模数据作为RX1示出。在这里掩模数据RX1，考虑到掩模形成时的偏移而配设为使得从源极区的端缘部分向与栅极接触焊盘GP相反一侧仅仅偏移长度α。
此外，与体接触部分BD接触的沟道区，只延伸到栅极电极12的栅极长度的中央部分附近为止，这是因为要防止漏极区DR与源极区SR之间的电短路的缘故。另外，在图8和图9中，示出的是给沟道区加上了阴影。
此外，在图10中，在N型MOS晶体管Q4中，沿着已设置有栅极电极12的栅极接触焊盘GP的一侧的源极区SR的端部外侧配设体接触部分BD，体接触部分BD的端部已连接到栅极电极12的正下边的沟道区上。另外，体接触部分BD的导电类型是P型。
在图11中，在P型MOS晶体管Q5中，沿着已设置有栅极电极12的栅极接触焊盘GP的一侧的源极区SR的端部外侧配设体接触部分BD，体接触部分BD的端部已连接到栅极电极12的正下边的沟道区上。另外，体接触部分BD的导电类型是N型。
另外，在MOS晶体管Q4和Q5中，栅极电极12的电流流动得多的栅极绝缘膜的厚度被形成得薄，在体接触部分BD与沟道区之间的连接部分的上部，设置有厚的栅极绝缘膜，在图10和图11中，把用来形成厚的栅极绝缘膜的掩模数据作为RX3示出。在这里掩模数据RX3，考虑到掩模形成时的偏移而配设为使得从源极区的端缘部分向与栅极接触焊盘GP相反一侧仅仅偏移长度α。
<B-2.作用效果>
就象以上所说明的那样，在实施例2的MOS晶体管Q2到Q5中，在源极带构造中，采用在体接触部分BD与沟道区之间的连接部分的上部设置厚的栅极绝缘膜，把电流流动得多的区域的栅极绝缘膜的厚度形成得薄一些的办法，就可以变成为可进行体固定的构成，同时，还可以减小栅极-漏极间的寄生电容，可以得到低功耗且可高速而稳定地动作的MOS晶体管。
<C.实施例3>
<C-1.元件构成>
作为本发明的实施例3，在图12中示出了MOS晶体管Q11、Q12和Q13的剖面构成。
如图12所示，MOS晶体管Q11到Q13，被配设在由硅衬底1、埋入氧化膜2和SOI层3构成的1块SOI衬底上边。
在图12中，MOS晶体管Q11，在由完全槽隔离氧化膜FT规定的SOI层3上边，具有中间存在着厚度比较薄的(例如，厚度1到5nm的)栅极绝缘膜111配设的栅极电极12。
此外，MOS晶体管Q13，在由完全槽隔离氧化膜FT规定的SOI层3上边，具有中间存在着厚度比较厚的(例如，厚度3到15nm的)栅极绝缘膜112配设的栅极电极12。
这样一来，MOS晶体管Q12，就变成为在由完全槽隔离氧化膜FT规定的SOI层上边，在栅极宽度方向上，厚度比较薄的栅极绝缘膜111和厚度比较厚的栅极绝缘膜112进行连接的构成，具有中间存在着该栅极绝缘膜111和112地配设的栅极电极12，此外，在设置栅极绝缘膜112的一侧的栅极电极12的端部的外方的SOI层3的表面内，设置体接触部分BD。
在这里，MOS晶体管Q11，是例如栅极电压为0.5到2.0V的低电压晶体管，MOS晶体管Q15，是例如栅极电压为1.5到5.0V的高电压晶体管，MOS晶体管Q12，是在实施例1和2中说明过的可体固定的晶体管。
把象上述那样，在共同的半导体衬底上边形成栅极绝缘膜的厚度不同的2种MOS晶体管的工艺，叫做双氧化物工艺。
用双氧化物工艺，在共同的半导体衬底上边形成栅极绝缘膜的厚度不同的低电压晶体管和高电压晶体管这种做法在现有技术中也已经实用化，如果在MOS晶体管Q12的栅极绝缘膜111和112的形成步骤中兼用这些栅极绝缘膜的形成步骤，则无须追加新的制造步骤就可以形成MOS晶体管Q12，因而可以抑制造价的增加。
另外，可体固定的MOS晶体管Q12，适合于在要求高速且稳定的动作的电路部分中的使用。
就是说，在象MOS晶体管Q11和Q13那样的悬浮晶体管中，存在着延迟时间的频率依赖之类的悬浮体效应的问题，需要设定宽的定时宽裕量，对于那些定时重要的关键通路来说是不适用的，相对于此，不存在悬浮体效应的问题的MOS晶体管Q12等的体固定晶体管则适合于在关键通路中的使用。此外，体固定晶体管对动态电路等也是合适的。
但是，由于要设置体接触部分BD，故需要宽的配设区，在不要求高速且稳定的动作的电路部分的情况下，采用使用象MOS晶体管Q11或Q13那样的悬浮晶体管的办法，可以促进半导体集成电路的小型化。
另外，至于低电压晶体管和高电压晶体管的一般性的构成和制造方法将在后边进行说明。
<C-2.作用效果>
就象以上说明的MOS晶体管Q11到Q13那样，采用在共同的SOI衬底上边，构成栅极绝缘膜的厚度不同的2种MOS晶体管，和在栅极宽度方向上，厚度比较薄的栅极绝缘膜和厚度比较厚的栅极绝缘膜连接起来的可体固定的晶体管的办法，无须追加新的制造步骤，就可以得到3种MOS晶体管。
<D.实施例4>
<D-1.制造方法>
在用图3到图7说明的MOS晶体管Q1的制造方法中，需要用来形成厚的栅极绝缘膜110的步骤，如果采用以下说明的手法，则可以削减厚的栅极绝缘膜的形成步骤。
以下，用图13到图19说明实施例4的制造方法。
首先，如图13所示，准备SOI衬底，在SOI衬底的SOI层3上边，形成氧化膜4。该氧化膜4是所谓的底垫氧化膜(焊盘氧化膜)，其厚度要加到后边形成的厚的栅极绝缘膜上。
其次，在氧化膜4上边用CVD法，形成多晶硅膜21，在多晶硅膜21上边，用CVD法形成氮化膜22。氧化膜4、多晶硅膜21和氮化膜22，由于为了形成隔离氧化膜而起着辅助性的作用，故有时候也称之为辅助膜。另外，也可以不设置多晶硅膜21。
然后，用光刻胶掩模RM2把与MOS晶体管的形成区对应的氮化膜22上边的区域覆盖起来。
接着，在图14所示的步骤中，以光刻胶掩模RM2为刻蚀掩模，借助于干法刻蚀或湿法刻蚀选择性地除去氮化膜22和多晶硅膜21。
然后，以图形化后的氮化膜22为刻蚀掩模，除去未被氮化膜22覆盖的氧化膜4和SOI层3，使得仅仅在MOS晶体管的形成区上剩下氮化膜22、多晶硅膜21、氧化膜4和SOI层3的叠层膜99。
然后，借助于热氧化，在SOI层3和多晶硅膜21的已露出来的侧面上，形成侧壁氧化膜41。
其次，在图15所示的步骤中，在衬底整个面上都用HDP(高密度等离子体)-CVD法形成了氧化膜(SiO2)HX并被覆上多层膜99之后，用CMP(化学机械抛光)处理使氧化膜HX平坦化，以使氮化膜22的最上面露出来。
在这里，HDP-CVD法，比起一般的等离子体CVD来使用密度高1到2个数量级的的等离子体，边同时进行溅射和淀积，边淀积氧化膜，可以得到膜质良好的氧化膜。
其次，在图16所示的步骤中，采用借助于湿法刻蚀削减氧化膜HX的厚度，用热氧化除去氮化膜22，然后除去多晶硅膜21的办法，得到在被完全槽隔离氧化膜FT规定的SOI层3上边剩下氧化膜4的构成。
在这里，多晶硅膜21的除去，既可以使用碱性溶液，例如KOH(氢氧化钾)溶液或氨与过氧化氢水之间的混合溶液的湿法刻蚀，也可以使用与氧化膜之间具有选择性的干法刻蚀。
接着，使得把氧化膜4上边的规定区域覆盖起来那样地使光刻胶掩模RM3图形化。被该光刻胶掩模RM3覆盖起来的区域，将变成为厚的栅极绝缘膜的区域。
其次，在图17所示的步骤中，借助于湿法刻蚀，除去未被光刻胶掩模RM3覆盖起来的区域的氧化膜4。
其次，在图18所示的步骤中，在借助于栅极氧化形成了薄的栅极绝缘膜11后，使栅极电极12图形化。这时，要使得栅极电极12的栅极宽度方向的一方的端部啮合到氧化膜4上边那样地形成栅极电极12。
借助于以上的步骤，就可以得到在栅极宽度方向上，厚度比较薄的栅极绝缘膜11和厚度比较厚的栅极绝缘膜4进行连接的构成，就可以得到中间存在着该栅极绝缘膜11和4地配设的栅极电极12。
此外，在要设置栅极绝缘膜4的一侧的栅极电极12的端部的外方的SOI层3的表面内，设置体接触部分BD。
另外，在图18中，虽然示出的是在体接触部分BD上边形成了薄的栅极绝缘膜11的构成，但是，如图19所示，也可以作成为在体接触部分BD上边也形成栅极绝缘膜4的构成。采用变更图16所示的光刻胶掩模RM3的图形化的办法，可以任意地设定要剩下栅极绝缘膜4的区域。
<D-2.作用效果>
倘采用以上所说明的实施例4的制造方法，由于把厚的栅极绝缘膜兼用作底垫氧化膜，故可以削减厚栅极绝缘膜的形成步骤，可以因简化步骤而得以抑制制造成本的增加。
<D-3.应用例>
此外，倘采用实施例4的制造方法，则可以在共通的SOI衬底上边，用简化后的制造步骤形成栅极绝缘膜的厚度不同的2种MOS晶体管，和在栅极宽度方向上，厚度比较薄的栅极绝缘膜和厚度比较厚的栅极绝缘膜连接起来的可体固定的2种MOS晶体管这么4种MOS晶体管，可以抑制制造成本的增加。
以下，用本身为按照顺序示出了制造步骤的剖面图的图20到图26，说明该手法。
首先，经由用图13到图16说明的步骤，如图20所示，得到由完全槽隔离氧化膜FT规定的SOI层3的多个区域上边形成了氧化膜4的构成。另外，氧化膜4的厚度为7到30nm。
在这里，SOI层3的多个区域，被区别为区域LV1、LV2、HV1和HV2。区域LV1和LV2，是形成例如栅极电压为0.5到2.0的低电压晶体管的区域，它们在低电压区域LVR内形成。
此外，区域HV1和HV2，是形成例如栅极电压为1.5到5.0的高电压晶体管的区域，它们在高电压区域HVR内形成。
其次，在图21所示的步骤中，使得把区域LV2和HV2的氧化膜4上边的规定区域覆盖起来那样地使光刻胶掩模RM4图形化。该要被光刻胶掩模RM4覆盖起来的区域，是将成为厚的栅极绝缘膜的区域。
然后，借助于使用用氟酸(HF)的湿法刻蚀，除去未被光刻胶掩模RM4覆盖起来的区域的氧化膜4。
其次，在除去了光刻胶掩模RM4之后，在图22所示的步骤中，借助于栅极氧化在露出来的SOI层3上边形成栅极绝缘膜11B。另外，栅极绝缘膜11B的厚度为3到10nm。
其次，在图23所示的步骤中，使得把高电压区域HVR的整个区域、和区域LV2的氧化膜4上边的规定区域覆盖起来那样地，使光刻胶掩模RM5图形化。在这里，之所以要在区域LV2的氧化膜4上边也形成光刻胶掩模RM5，是为了仅仅剩下要用光刻胶掩模RM5覆盖起来的部分的氧化膜4的缘故，采用作成为在图21所示的步骤中，把氧化膜4剩下得比最终需要的区域要宽一些，在图23所示的步骤中，使氧化膜4缩减到最终所需要的区域内那样地构成的办法，就可以防止归因于光刻胶掩模RM5的对准偏差，在区域LV2中，最终所需要的氧化膜4的面积的减小。
其次，在图24所示的步骤中，借助于使用氟酸(HF)等的湿法刻蚀，除去未被光刻胶掩模RM5覆盖起来的区域的氧化膜4。
其次，在除去了光刻胶掩模RM5之后，在图25所示的步骤中，借助于栅极氧化在露出来的SOI层3上边形成栅极绝缘膜11A。另外，栅极绝缘膜11A的厚度为1到5nm。
其次，在图26所示的步骤中，在区域LV1、LV2、HV1和HV2的每一个区域上使栅极电极12图形化。这时，在区域LV2和HV2中，要使得栅极电极12的栅极宽度方向的一方的端部啮合到氧化膜4上边那样地形成栅极电极12。
借助于以上的步骤，在区域LV1和HV1中，可以得到具有栅极绝缘膜11A和11B的悬浮晶体管QL1和QH1，在区域LV2中，可以得到在栅极宽度方向上，最薄的栅极绝缘膜11A和最厚的栅极绝缘膜4连接起来的可体固定的晶体管QL2，在区域HV2中，则可以得到在栅极宽度方向上，中间厚度的栅极绝缘膜11B与厚度最厚的栅极绝缘膜4连接起来的可体固定的晶体管QH2，借助于简化后的制造步骤，可以得到共计4种MOS晶体管。
另外，在要设置晶体管QL2和QH2的栅极绝缘膜4的一侧的栅极电极12的端部的外方的SOI层3的表面内，设置体接触部分BD。
在这里，例如在氧化膜4的厚度为7.2nm的情况下，在图22所示的步骤中，当借助于栅极氧化形成厚度3.5nm的栅极绝缘膜11B后，归因于该栅极氧化而增加的氧化膜4的厚度约为0.3nm左右，氧化膜4的厚度则没什么大的变化。
<E.实施例5>
虽然在用图1和图2说明的实施例1或用图8到图11说明的实施例2中，在有源区的SOI层上边整个面地形成了厚的栅极绝缘膜之后，用掩模图形规定要剩下厚的栅极绝缘膜的区域，但是，用以下作为实施例5说明的制造方法，也可以得到厚的栅极绝缘膜。
<E-1.制造方法>
用本身为按照顺序示出了制造步骤的剖面图的图27到图33，说明实施例5的制造方法。
首先，如图27所示，准备SOI衬底，在SOI衬底3上边形成氧化膜4。该氧化膜4是所谓的底垫氧化膜(焊盘氧化膜)。
其次，在氧化膜4上边，用CVD法，形成多晶硅膜21，在多晶硅膜21上边，用CVD法形成氮化膜22。另外，氧化膜4、多晶硅膜21和氮化膜22，由于为了形成隔离氧化膜而起着辅助性的作用，故有时候也称之为辅助膜。另外，也可以不设置多晶硅膜21。
然后，用光刻胶掩模RM6把与MOS晶体管的有源区AR和体接触部分的形成区BR对应的氮化膜22上边的区域覆盖起来。
这时，使得在后边要形成厚似的栅极绝缘膜的区域XR变成为开口部分OP那样地，使光刻胶掩模RM6图形化。
接着，以光刻胶掩模RM6为刻蚀掩模，借助于干法刻蚀或湿法刻蚀选择性地除去氮化膜22和多晶硅膜21。
然后，以图形化后的氮化膜22为刻蚀掩模，除去未被氮化膜22覆盖起来的氧化膜4和SOI层3，仅仅在MOS晶体管的有源区AR、体接触部分的形成区BR上剩下氮化膜22、多晶硅膜21和氧化膜4的叠层膜991和992。区域XR将变成为下部OP1，SOI层3在其底部上露出来。
另外，多层膜991的宽度W，与后边要形成的MOS晶体管的栅极宽度对应。
其次，在除去了光刻胶掩模RM6之后，在图28所示的步骤中，进行热氧化，在含有开口部分OP1的底面的SOI层3的表面上形成厚度10到40nm的热氧化膜5。这时，结果就变成为在多晶硅层21的已露出来的侧壁上也会形成氧化膜41(侧壁氧化)。
其次，在图29所示的步骤中，形成光刻胶掩模RM7，使得仅仅把MOS晶体管的有源区AR、体接触部分的形成区BR和厚的栅极绝缘膜的形成区XR覆盖起来。该光刻胶掩模RM7，具有规定后边要形成的完全槽隔离氧化膜的形成区的开口图形，结果变成为在未被光刻胶掩模RM7覆盖起来的区域上形成完全槽隔离氧化膜。
然后，采用以光刻胶掩模RM7为刻蚀掩模，除去未被光刻胶掩模RM7覆盖起来的区域的氧化膜5和SOI层3的办法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI层3的多层膜993。
在这里，在图29中，光刻胶掩模RM7并没有完全地把氮化膜22上边覆盖起来，这是考虑到在实际的工艺中光刻胶掩模RM7会产生重叠偏差的缘故。另外，即便是假定光刻胶掩模RM7如上所述产生了重叠偏差，由于存在着氮化膜22，故作为刻蚀掩模发挥作用，MOS晶体管的栅极宽度，由区域BR的氮化膜22的宽度决定，不会受光刻胶掩模RM7的重叠偏差的影响。
其次，在除去了光刻胶掩模RM7之后，在图30所示的步骤中，进行热氧化，在SOI层3的要露出的侧壁上形成厚度3到30nm的氧化膜42(侧壁氧化)。然后，在衬底整个面上都用HDP-CVD法形成了氧化膜(SiO2)HX并被覆上多层膜993之后，用CMP处理使氧化膜HX平坦化，以使氮化膜22的最上面露出来。借助于此，结果就变成为向后边要形成的完全槽隔离氧化膜的区域IR和区域XR的开口部分OP1内填充氧化膜HX。
其次，在图31所示的步骤中，采用借助于湿法刻蚀削减氧化膜HX的厚度，用热氧化除去氮化膜22，然后除去多晶硅膜21的办法，得到在被完全槽隔离氧化膜FT规定的SOI层3上边剩下氧化膜4的构成。
在这里，多晶硅膜21的除去，既可以使用碱性溶液，例如KOH(氢氧化钾)溶液或氨与过氧化氢水之间的混合溶液的湿法刻蚀，也可以使用与氧化膜之间具有选择性的干法刻蚀。
然后，在图32所示的步骤中，在除去了底垫氧化膜4之后，在MOS晶体管的有源区AR和体接触部分的形成区BR上边，形成氧化膜4A。该氧化膜4A将变成为栅极绝缘膜，其厚度可从例如1到10nm的范围内选择。接着，在有源区AR的氧化膜4A上边使栅极电极12图形化。这时，要图形化为使得栅极电极12的栅极宽度方向的一方的端部啮合到氧化膜5上边，另一方的端部则啮合到完全槽隔离氧化膜FT上边，要在区域BR的氧化膜4A上边形成的部分将作为实质上的栅极起作用。另外，氧化膜5也可以称之为栅极绝缘膜，构成用氧化膜4A和5连接起来的栅极绝缘膜。之后，采用借助于源漏杂质注入形成源漏区，此外，借助于向要设置栅极绝缘膜5的一侧的栅极电极12的端部的外方的SOI层3的表面内进行的杂质注入，形成体接触部分BD的办法，就可以得到MOS晶体管Q21。
另外，在以上的说明中，就如用图30说明的那样，示出的是要在SOI层3的侧壁上形成氧化膜42的例子，在图33中示出的是图30中的区域D的详细构成。
如图33所示，如果要在SOI层3的侧壁上形成氧化膜42，则有时候会形成浸入到SOI层3的底面与埋入氧化膜2之间的氧化膜421。如果形成了氧化膜421，就会给SOI层3加上机械应力，成为电流漏泄的原因。
于是，也可以作成为采用在图29所示的步骤之后，在除去了光刻胶掩模RM7之后，不进行热氧化，而是变成为在衬底整个面上用HDP-CVD法形成氧化膜(SiO2)HX，把多层膜993覆盖起来的办法，如图34所示，得到SOI层3的侧壁未被氧化的构成。
但是，归因于为要形成图29所示的完全槽隔离氧化膜而进行的刻蚀，在SOI层3的侧壁已受到损伤的情况下，有时候该损伤会变成为电流漏泄的根由，所以在该情况下，理想的是要进行侧壁氧化以防止电流漏泄。
因此，最为理想的是考虑起因于在SOI层3的侧壁上已经形成的氧化膜4的电流漏泄与SOI层3的侧壁的刻蚀损伤形成的电流漏泄之间折中妥协关系，来决定在该情况下是否要进行侧壁氧化。
<E-1-1.变形例1>
也可以采用以下要说明的图35到图37所示的步骤，取代图28和图29所示的步骤。
就是说，在实施了用图27说明的步骤之后，除去光刻胶掩模RM6，而代之以如图35所示形成光刻胶掩模RM8，使得仅仅把MOS晶体管的有源区AR、体接触部分的形成区BR和厚的栅极绝缘膜的形成区XR覆盖起来。
其次，在图36所示的步骤中，采用以光刻胶掩模RM8为刻蚀掩模，除去未被光刻胶掩模RM8覆盖起来的区域的氧化膜4和SOI层3的办法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI层3的多层膜993。
其次，在除去了光刻胶掩模RM8之后，在图37所示的步骤中，进行热氧化，在SOI层3的表面上形成厚度10到40nm的氧化膜5，同时，在多晶硅膜21和SOI层3的已露出来的侧壁上形成氧化膜41和42(侧壁氧化)。
另外，如果采用上述手法，由于可以在氧化膜5的形成的同时进行SOI层3的侧壁氧化，故可以得到使制造步骤简化的优点，但是，另一方面，由于不可能变成为使得不进行SOI层3的侧壁氧化的那种选择，故在采用上述手法时，理想的是考虑到上边所说的与电流漏泄之间的折中妥协的关系后再做决定。
<E-1-2.变形例2>
也可以采用以下要说明的图38到图40所示的步骤，取代图27到图29所示的步骤。
就是说，如图38所示，在SOI衬底上边形成氮化膜22、多晶硅膜21、氧化膜4的多层膜，并用光刻胶掩模RM6把与MOS晶体管的形成区对应的氮化膜22上边的区域覆盖起来。
这时，要使光刻胶掩模RM6图形化为使得后边要形成厚的栅极绝缘膜的区域XR变成为开口部分OP。
然后，以光刻胶掩模RM6为刻蚀掩模，借助于干法刻蚀或湿法刻蚀选择性地除去氮化膜22和多晶硅膜21。
然后，以图形化后的氮化膜22为刻蚀掩模，除去未被氮化膜22覆盖起来的氧化膜4和SOI层3，仅仅在MOS晶体管的有源区AR、体接触部分的形成区BR上剩下氮化膜22、多晶硅膜21和氧化膜4的叠层膜991和992。区域XR将变成为下部OP1，SOI层3在其底部上露出来。另外，这时，借助于过刻蚀还除去若干SOI层3。其除去厚度最大约为50nm左右。此外，由于一个一个地依次对氮化膜22、多晶硅膜21和氧化膜4进行刻蚀，故与PTI的形成不同，在SOI层3的过刻蚀量方面难于出现不均一。
其次，在图39所示的步骤中，采用形成光刻胶掩模RM8，使得仅仅把MOS晶体管的有源区AR、体接触部分的形成区BR和厚的栅极绝缘膜的形成区XR覆盖起来，以光刻胶掩模RM8为刻蚀掩模，除去未被光刻胶掩模RM8覆盖起来的区域的氧化膜4和SOI层3的办法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI层3的多层膜993。
其次，在除去了光刻胶掩模RM8之后，在图4O所示的步骤中，进行热氧化，在SOI层3的表面上形成厚度10到40nm的氧化膜5，同时，在多晶硅膜21和SOI层3的已露出来的侧壁上形成氧化膜41和42(侧壁氧化)。
在这里，氧化膜5，由于在SOI层3的过刻蚀后的部分上形成，故具有易于加厚其厚度的特征。
另外，也可以作成为在实施了图38所示的步骤后，使开口部分OP1之内氧化以形成氧化膜5。
此外，在图27和图38所示的步骤中，虽然说明的是借助于干法刻蚀或湿法刻蚀选择性地除去氮化膜22和多晶硅膜21，然后，以图形化后的氮化膜22为刻蚀掩模，除去氧化膜4和SOI层3，但是，在除去氧化膜4和SOI层3时，如果使用化学干法刻蚀(CDE)之类的刻蚀损伤小的刻蚀技术，则不会给SOI层3的表面造成损伤，此外，在进行过刻蚀的情况下，过刻蚀量的控制性也会变得良好起来。
在这里，所谓CDE，是在特定的气体气氛中，或者在进行了压力控制的真空容器中进行的干法刻蚀的1种形态，是作为刻蚀物质使用化学性能活泼的原子团，而且使用使形成性能活泼的原子团的部分和进行刻蚀的部分分离开来的装置进行的一种刻蚀。
另外，有人报道了作为刻蚀物质，使用从CF4气体与O2气的混合气体的等离子体中得到的氟(F)原子团的例子(参看株式会社PressJournal发行，月刊Semiconductor Wold 1994.1 P64～P67)。
<E-1-3.变形例3>
此外，也可以作成为在在SOI衬底上边形成了氮化膜22、多晶硅膜21和氧化膜4的多层膜之后，首先，进行规定完全槽隔离氧化膜的形成区的刻蚀。
就是说，如图41所示，在SOI衬底上边形成的氮化膜22、多晶硅膜21和氧化膜4的多层膜上边，形成具有规定完全槽隔离氧化膜的形成区的开口图形的光刻胶掩模RM9，除去未被光刻胶掩模RM9覆盖起来的区域的氮化膜22、多晶硅膜21、氧化膜4和SOI层3。
然后，在图42所示的步骤中，在SOI衬底的整个面上形成已图形化为使得仅仅后边要形成厚的栅极绝缘膜的区域XR才变成为开口部分OP的光刻胶掩模RM10，以光刻胶掩模RM10为刻蚀掩模，除去氮化膜22、多晶硅膜21和氧化膜4，形成开口部分OP1。
然后，采用使开口部分OP1内氧化的办法形成氧化膜5的步骤，可以采用用图37说明的步骤，或用图40说明的步骤。
<E-2.平面布局>
以下，用图43到图46对在用图27到图32说明的各个步骤中的平面布局的一个例子进行说明。
图43示出了在图27所示的步骤中使用的光刻胶掩模RM6的平面布局，在与MOS晶体管的有源区AR和体接触部分的形成区BR对应的区域上分别配设形状不同的光刻胶，除此之外的区域则变成为开口部分。另外，已配设上光刻胶的区域将变成为所谓的场区。此外，在图43中，把规定含有有源区AR(未画出来)的场区的掩模数据模式性地表示为FM1，把规定含有体接触部分的形成区BR(未画出来)的掩模数据模式性地表示为FM2。另外，掩模数据FM1和FM2之间，就象用图27说明的那样，将变成为厚的栅极绝缘膜的形成区。
图44示出了在图29所示的步骤中使用的光刻胶掩模RM7的平面布局，在与MOS晶体管的有源区AR、后边要形成厚的栅极绝缘膜的区域XR和体接触部分的形成区BR对应的区域上配设连续的光刻胶，除此之外的区域则变成为开口部分。另外，已配设上光刻胶的区域和用由掩模数据FM1和FM2规定的虚线围起来的区域之外的区域，将变成为所谓的完全槽隔离氧化膜的形成区。另外，在图44中，把规定完全槽隔离氧化膜的非形成区FTR的掩模数据模式性地表示为FTM。
图45示出了用来形成在图32所示的步骤中形成的栅极电极12的光刻胶掩模RM11(在图32中没画出来)的平面布局，仅仅在要形成栅极电极12的部分上配设光刻胶。
图46示出了用以上所说明的光刻胶掩模RM6、RM7和RM11形成的MOS晶体管Q1的平面布局。
在图46中，示出了具备含有源漏区的有源区AR和栅极电极12的MOS晶体管Q21，和在栅极电极12的栅极接触焊盘GP一侧的在栅极宽度方向上设置的体接触部分BD。
在这里，图47示出了把规定向有源区AR进行注入的源漏区杂质的注入区和规定向体接触部分BD进行注入的杂质的注入区的掩模数据SDM和BM，重叠到图46上的模式图。
在图47中，用掩模数据SDM和BM表示的矩形区域将变成为光刻胶的开口部分。另外，理想的是把掩模数据BM设定为使得栅极焊盘GP的顶端达到掩模数据BM的区域内。如果栅极焊盘GP的顶端达不到掩模数据BM的区域内，由于源漏杂质将被导入到体接触部分BD和有源区AR之间的SOI层内，上述理想的作法就是为了防止这种现象的发生。
另外，在要形成注入掩模的情况下，取决于光刻胶的材质的不同，有2种形成方法。
就是说，有下述2种方法在用CAD等设计好应注入杂质的区域后，制作以该区域以外的区域为遮光部分的反掩模，用该反掩模使正型光刻胶曝光形成开口优先掩模的方法，和在用CAD等设计好应注入杂质的区域后，制作把该区域原封不动地当作掩模上边的遮光部分的正掩模，用该正掩模使负型光刻胶曝光形成开口优先掩模的方法。
另外，在图47中，虽然示出的是栅极电极12的栅极焊盘GP一侧的、在栅极宽度方向外方设置体接触部分BD的构成，但是，也是使栅极电极12反转过来的平面布局。图48示出了该平面布局。
<E-3.作用效果>
倘采用以上所说明的实施例的制造方法，在采用用辅助膜形成完全槽隔离氧化膜的手法的情况下，则可以作成为在栅极宽度方向上栅极绝缘膜的厚度不同的构成，可以在遍及SOI层3上边的宽阔的面积配设的栅极接触焊盘GP的下部上，形成厚的栅极绝缘膜5，对于电流流动得多的区域的栅极绝缘膜来说，采用把厚度形成得薄的办法，在是可体固定的构成的同时，还可以减小栅极-漏极间的寄生电容，可以得到低功耗且可高速而稳定的动作的MOS晶体管。
此外，可以得到就如在图28中作为多层膜991的宽度W示出的那样，MOS晶体管的栅极宽度，可以用1次的照相制版工艺自我匹配地(单元对准)地决定的、栅极宽度的不均一小的MOS晶体管。
此外，作为体固定的MOS晶体管的平面布局，虽然B.W.Min等人也发表了(2001 IEEE International SOI Conference p71，72)图49所示的那样的构造，但是，在该构成中，存在着形成在源极-漏极间的电流漏泄通路的可能性。
就是说，在图49中，在有源区101与体接触区域103之间配设有部分槽隔离氧化膜102，栅极电极104只延伸到部分槽隔离氧化膜102上边的途中为止。因此，在进行了源漏注入的情况下，就存在着这样的可能性源漏杂质也被导入到栅极电极12的顶端和体接触区域103之间的区域X(阴影部分)的槽隔离区域102的下部的SOI层内，并通过区域X，在源漏间发生电流漏泄。
为了防止该现象的发生，就必须把区域X的SOI层的杂质(导电类型与源漏杂质相反)的浓度形成得高，使得即便是用注入进来的源漏杂质也不能进行补偿。这样的话，源漏杂质层或在其下部形成的耗尽层就难于到达埋入氧化膜2，就不能再享受本身为SOI元件的特征的结电容小的好处。此外，即便是假定源漏杂质层或耗尽层到达埋入氧化膜2，如果沟道区的杂质浓度高，则结电容增大，仍不能享受SOI元件的好处。
但是，倘采用图47或图48所示的本实施例的平面布局，则不会发生这样的问题。
<E-4.平面布局的变形例>
在图47所示的平面布局中，完全槽隔离氧化膜的非形成区FTR的俯视图形状是T形，与T形的脚部对应的部分的栅极长度方向的长度，虽然设定为比栅极电极12的栅极接触焊盘GP的栅极长度方向的长度长，但是，如图50所示，也可以把与T形的脚部对应的部分的栅极长度方向的长度作成为比栅极电极12的栅极接触焊盘GP的栅极长度方向的长度短。
采用象这样地构成的办法，结果就变成为可以用栅极接触焊盘GP把体接触部分BD与有源区AR之间的连接部分覆盖起来，就可以防止在源漏杂质注入时被导入到该连接部分内。
<E-5.关于掩模数据的半自动生成>
就如用图43到图45说明的那样，虽然在图46所示的MOS晶体管的平面布局的制作中至少需要光刻胶掩模RM6、RM7和RM11这3块光刻胶掩模，但是，通过采用以下的手法，就可以简便地得到用来形成光刻胶掩模RM7的掩模数据FTM。
就是说，规定完全槽隔离氧化膜的非形成区的掩模数据FTM，可以采用使用规定有源区AR的掩模数据FM1和规定体接触部分的形成区BR的掩模数据FM2的办法半自动地制作。
图51模式性地示出了掩模数据FTM的半自动生成方法，采用对掩模数据FM1和FM2进行负公差尺寸恰好为ε处理的办法，就可以半自动地得到掩模数据FTM1和FTM2(负公差尺寸处理完毕数据)，采用输入这些数据和掩模数据FTM1和FTM2之间的掩模数据FTM3(体接触区域和有源区之间的连接部分的数据)的办法，就可以得到规定完全槽隔离氧化膜的非形成区FTR的掩模数据FTM(换句话说，规定完全槽隔离氧化膜的形成区的掩模数据)。借助于此，就可以简便地得到掩模数据FTM。
在这里，所谓负公差尺寸处理，是使作为对象的数据各向同性地恰好减小规定的量的处理，例如，如果设为(L31 UN0.1微米)，则在规定当初的场数据(叫做L31)为矩形区域的情况下，意味着4个边中的每一个边各向内侧移动0.1微米。
<E-6.应用例>
作为以上所说明的实施例5的制造方法的应用例，用本身为按照顺序示出制造步骤的剖面图的图52到图55，对形成栅极绝缘膜的厚度不同的2种MOS晶体管的方法，进行说明。
首先，经过用图27到图31说明的步骤，如图52所示，得到在由完全槽隔离氧化膜FT规定的SOI层3的2个区域R10和R20上边形成氧化膜5的构成。另外，氧化膜5的厚度为10到40nm。
其次，在图53所示的步骤中，对区域R10和R20的已露出来的SOI层3进行栅极氧化，形成栅极绝缘膜11B。另外，栅极绝缘膜11B的厚度为3到10nm。
其次，在图54所示的步骤中，使光刻胶掩模RM21图形化为把区域R20覆盖起来，并借助于使用氟酸(HF)的湿法刻蚀，除去未被光刻胶掩模RM21覆盖起来的区域R10的栅极绝缘膜11B。
其次，在除去了光刻胶掩模RM21之后，在图55所示的步骤中，借助于栅极氧化在已露出来的SOI层3上边形成栅极绝缘膜11A。另外，栅极绝缘膜11A的厚度为1到5nm。
以下，采用经历用图32说明的步骤的办法，就可以得到栅极绝缘膜的厚度不同的2种MOS晶体管。
<E-7.改良例>
虽然把有源区和规定该有源区的完全槽隔离氧化膜之间的边界叫做场边沿，但是在要把栅极电极配设到该场边沿上边的情况下，当起因于制造步骤在场边沿部分上形成了凹坑等时，有时候因栅极电极会陷入到那里而发生被称之为所谓的栅极卷缠的现象。
以下，用本身为按照顺序示出制造步骤的剖面图的图56到图58，对防止该栅极卷缠的制造方法进行说明。
首先，在经历用图27和图28说明的步骤，在SOI层3的表面上形成厚度10到40nm的氧化膜5，同时借助于侧壁氧化在多晶硅层21的已露出来的侧壁上，也形成氧化膜41。然后，在图56所示的步骤中，用CVD法在SOI衬底的整个面上形成厚度5到20nm的氧化膜4。
其次，在图57所示的步骤中，把光刻胶掩模RM21形成为使得把MOS晶体管的有源区AR、体接触部分的形成区BR和厚的栅极绝缘膜的形成区XR覆盖起来。这一点与图29所示的光刻胶掩模RM7是相同的。
然后，采用以光刻胶掩模RM12为刻蚀掩模，除去被光刻胶掩模RM12覆盖起来的区域的氧化膜5和45，以及SOI层3的办法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI层3的多层膜993。另外，在氮化膜22和多晶硅膜21的侧壁上要剩下氧化膜45。
之后，采用经历用图30和图31说明的步骤的办法，就可以得到图58所示的构成。
如图58所示，在本身为完全槽隔离氧化膜FT与有源区AR之间的边界的场边沿部分、完全槽隔离氧化膜FT与体接触部分的形成区BR之间的边界部分处形成氧化膜的膜厚局部地变厚的隆起部分MP。
该隆起部分MP相当于用热氧化形成的氧化膜5端缘部分，用热氧化形成的氧化膜5，由于刻蚀速率比用HDP-CVD法形成的氧化膜HX还小，故在用图31说明的氧化膜HX的湿法刻蚀中，结果就变成为剩下氧化膜5的端缘部分隆起的样子。
另外，在隆起部分MP中，从完全槽隔离氧化膜FT的端部开始用宽度d1表示的区域，是在上部已形成了氧化膜45的区域，是氧化膜HX的刻蚀的影响更小的区域。因此，可以说氧化膜45，是用来增大隆起部分MP的衬垫。
如上所述，采用有意识地在场边沿部分上形成氧化膜的隆起部分的办法，即便是在栅极电极啮合到场边沿上边的情况下，也可以防止栅极的卷缠。
另外，在以上的说明中，虽然例示的是在经历了用图27和图28说明的步骤后，用CVD法在SOI衬底的整个面上形成氧化膜的例子，但是，也可以作成为作为衬垫形成氮化膜而不形成氧化膜。
图59示出了在经历了用图27和图28说明的步骤后，用CVD法在SOI衬底的整个面上形成了氮化膜46后，借助于各向异性刻蚀出去了氮化膜6后的状态，在氮化膜22和多晶硅膜21的侧面上剩下有氮化膜46。
在该状态下，如图60所示，把光刻胶掩模RM13形成为使得仅仅把MOS晶体管的有源区AR、体接触部分是形成区BR和厚的栅极绝缘膜的形成区XR覆盖起来。这与图29所示的光刻胶掩模RM7是相同的。
然后，采用以光刻胶掩模RM13为刻蚀掩模除去未被光刻胶掩模RM13覆盖起来的区域的氧化膜5和45、SOI层3的办法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI层3的多层膜993。另外，氮化膜46则保持残留在氮化膜22和多晶硅膜21的侧壁上的原状不变。
然后，采用经历有图30和图31所示的步骤的办法，就可以得到图58所示的构成。
<F.实施例6>
在用图1说明的实施例1的MOS晶体管Q1的平面布局中，示出的构成是掩模数据RX1的一边，被配设为使得向体接触部分BD一侧仅仅偏移长度α，而不会完全地与栅极接触焊盘GP的源漏区一侧的一边重叠。
但是，在该情况下，栅极接触焊盘GP的一部分，由于结果变成为在薄的栅极绝缘膜上边形成，故在该区域中寄生电容有可能要增大。
在本发明的实施例6中，对排除这样的可能性的MOS晶体管的平面布局和制造方法进行说明。
<F-1.平面布局>
如图61所示，在MOS晶体管Q1A中，厚的栅极绝缘膜的掩模数据RX1的一边被配设为使得向有源区AR一侧仅仅偏移长度β，而不会完全地与栅极接触焊盘GP的源漏区一侧的一边重叠。除此之外，对于那些与用图1说明的MOS晶体管Q1同一的构成，赋予同一标号而省略重复的说明。
在这里，长度β可以用从栅极接触焊盘GP的有源区AR一侧的端缘部分到掩模数据RX1的有源区AR一侧的端缘部分的长度定义。
通过采用这样的平面布局，由于结果变成为栅极接触焊盘GP全部在厚的栅极绝缘膜上边形成，故在是可体固定的构成的同时，又可以减小栅极-漏极间的寄生电容，可以得到能够以低功耗而且高速而稳定的动作的MOS晶体管。
<F-2.杂质注入时的一些考虑>
如果采用图61所示的平面布局，则在图61的A区域(阴影区域)，就是说，在栅极长度狭窄，在栅极电极12的下部存在着厚的栅极绝缘膜的区域中，在源极-漏极间，就有可能会发生电流漏泄。
为防止该电流漏泄，在图61中的A区域中，应考虑尽可能地减少LDD(低掺杂区)注入(扩展注入)时的注入杂质。
图62示出了LDD注入时的图61中的C-C线处的向视方向剖面图(就是说A区域的剖面图)的构成。如图62所示，在栅极电极12的下部和从栅极的两个侧面开始在栅极长度方向上在长度γ的范围内，配设厚的栅极绝缘膜110。
因此，在形成低掺杂区层(或源漏扩展层)时，采用用与有源区AR中的注入能相同的能量注入杂质的办法，就可以借助于厚的栅极绝缘膜110来阻止注入杂质，使图61的A区域的SOI层3中的注入杂质量变得比有源区AR中的SOI层3的注入杂质量还少，因而可以减少电流漏泄。
这样的制造步骤上的考虑，在采用图47和图48所示的构成，以及图50所示的构成的情况下也是有效的。
此外，采用考虑在图61所示的A区域中尽可能地减少源漏注入时的注入杂质的办法，可以减少源极-漏极间的电流漏泄。
图63示出了源漏注入时的图61中的C-C线处所取的剖面结构。
如图61所示，在栅极电极12的侧面上，虽然可以形成侧壁绝缘膜13，但是，在侧壁绝缘膜13的形成时，采用作成为使得侧壁绝缘膜13的宽度δ变成为比表示厚的栅极绝缘膜110的形成范围的γ的长度还长(γδ)的办法，就可以抑制把源漏杂质导入到栅极绝缘膜110的下部的SOI层3之内的情况。
说得更具体点，例如，如果设γ的长度为30nm，采用把宽度δ作成为50nm的办法，就可以达到目的。
此外，如果换一种视点，只要使厚的栅极绝缘膜110的下部的SOI层的栅极长度方向的长度形成得比栅极电极12的栅极长度(Lg)与侧壁绝缘膜13的宽度(δ)的2倍的长度加在一起的长度短即可。
<F-3.作用效果>
如上所述，采用极力防止把LDD注入的杂质和源漏注入的杂质导入到栅极长度狭窄、在栅极电极12的下部存在着厚的栅极绝缘膜的区域的SOI层3中去的办法，就可以减小电流漏泄。
此外，如图61所示，厚的栅极绝缘膜110，也可以一直延伸到体接触部分BD上边为止，这一点将成为与不会延伸到体接触部分BD上边的槽隔离氧化膜之间的配设图形方面的差异。
<G.实施例7>
在实施例1、2和实施例5所示的制造方法中，为要得到在栅极宽度方向上栅极绝缘膜的厚度不同的构成，至少进行了2次的氧化步骤，如果采用以下要说明的实施例7的手法，则用1次的氧化步骤，就可以在栅极宽度方向上，得到栅极绝缘膜的厚度不同的构成。
<G-1.制造方法>
首先，如图64所示，准备由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底，形成贯通SOI衬底的SOI层3到达埋入氧化膜2的完全槽隔离氧化膜FT，然后，规定作为有源区和体接触部分的区域。
接着，例如根据图1所示的掩模数据RX1使光刻胶掩模RM31图形化。在光刻胶掩模RM31中，开口部分OP1的形成区，与厚的栅极绝缘膜的形成区对应。
然后，从光刻胶掩模RM31上边向SOI层3内注入氟离子。这时的注入条件为注入能10到50keV，剂量1×1014到1×1015/cm2。
其次，在除去了光刻胶掩模RM31之后，采用在形成薄的栅极绝缘膜的条件下进行热氧化的办法，如图65所示，在已注入了氟离子的SOI层3的区域上边，形成在电学物理特性方面厚度实效地厚的栅极绝缘膜110，在已被光刻胶掩模RM31覆盖起来的SOI层3的区域上边形成薄的栅极绝缘膜11。
这是因为已注入到SOI层3中的氟，归因于向氧化膜中扩散而氧化膜的介电系数减小，使厚度在电学物理特性方面实效地增厚的缘故。
另外，实际上厚度并不象图65的栅极绝缘膜110那样地增厚。
此外，也可以利用在已注入了氮的SOI层上边可以形成薄的氧化膜这一现象。
就是说，根据L.K.Han等人(IEDM97 p64 3～p646)的报道，当向硅衬底内注入5×1014/cm2以上的氮时，在其上边形成的氧化膜的厚度，与非注入的情况下比较可以薄到50％以上。
因此，在图66所示的步骤中，例如，根据图1所示的掩模数据RX1使光刻胶掩模RM32图形化。在光刻胶掩模RM32中，开口部分OP2的形成区，与薄的栅极绝缘膜的形成区对应。
然后，从光刻胶掩模RM32上边向SOI层3内注入氮离子。这时的注入条件为注入能3到30keV，剂量5×1014/cm2以上。
其次，在除去了光刻胶掩模RM32之后，采用在形成厚的栅极绝缘膜的条件下进行热氧化的办法，如图67所示，在已注入了氟离子的SOI层3的区域上边，形成薄的栅极绝缘膜11，在已被光刻胶掩模RM31覆盖起来的SOI层3的区域上边形成厚的栅极绝缘膜110。
另外，在该情况下的薄的栅极绝缘膜11的厚度将变成为厚的栅极绝缘膜110的一半左右。
<G-2.作用效果>
如上所述，采用向SOI层3中选择性地离子注入氟或氮的办法，就可以用1次的氧化步骤，在栅极宽度方向上，得到栅极绝缘膜的膜厚不同的构成。
另外，当向硅层中注入氟或氮后，由于在硅层内会产生微量的晶体缺陷，且该缺陷起着寿命杀手的作用，故在体固定的SOI元件中也具有提高体固定能力的效果。
<H.关于低电压晶体管和高电压晶体管>
以下，用图68到图72，对高电压晶体管和低电压晶体管的制造方法进行说明。
首先，如图68所示，在硅衬底等的半导体衬底201上边，形成膜厚比较厚的绝缘膜202。
接着，如图69所示，形成图形化为使得把高电压动作区A1覆盖起来的光刻胶203，以光刻胶203为掩模对绝缘膜202进行刻蚀处理，除去在低电压动作区A2上边形成的绝缘膜202。
然后，如图70所示，采用除去光刻胶203并在整个面上形成膜厚比较薄的绝缘膜的办法，在低电压动作区A2上边形成绝缘膜204，同时使高电压动作区A1的绝缘膜202的膜厚增加若干。然后，向整个面上淀积导电层105。
接着，如图71所示，选择性地对导电层205进行刻蚀，在高电压动作区A1上边形成栅极绝缘膜61和栅极电极62，同时在低电压动作区A2上，形成栅极绝缘膜71和栅极电极72。这时，栅极绝缘膜61的膜厚形成得比栅极绝缘膜71更厚，栅极电极62的栅极长度形成得比栅极电极72更长。此外，在用第1光刻胶(在图72中未画出来)把低电压动作区A2覆盖起来，同时仅仅向高电压动作区A1内注入杂质离子64，进行形成将成为LDD区的基础的杂质扩散区63的第1LDD注入处理，在用第2光刻胶(在图71中未画出来)把高电压动作区A1覆盖起来，同时仅仅向低电压动作区A2内注入杂质离子74，进行形成将成为LDD区的基础的杂质扩散区73的第2LDD注入处理。
如上所述，用不同的步骤进行第1和第2个LDD注入，通常，杂质扩散区63就可以形成得比杂质扩散区73更深。另外，在第1和第2个LDD注入处理中，也可以同时执行目的为形成凹坑(pocket)区的凹坑注入处理。
接着，如图72所示，采用依次形成将成为上层、下层的侧壁的绝缘层(侧壁绝缘膜)以进行内刻蚀的办法，在高电压动作区A1中，在栅极电极62的侧面上形成由上层侧壁65和下层侧壁66构成的侧壁绝缘膜，同时，在低电压动作区A2中，在栅极电极72的侧面上形成由上层侧壁75和下层侧壁76构成的侧壁绝缘膜。
此外，在高电压动作区A1中，以栅极电极62、上层侧壁65和下层侧壁66为掩模，在低电压动作区A2中，以栅极电极72、上层侧壁75和下层侧壁76为掩模，进行来自于上方的杂质离子55的注入，执行源漏区形成处理，在高电压动作区A1内形成源漏区67和LDD区68(侧壁65、66下边的杂质扩散区63)，在低电压动作区A2上形成源漏区77和LDD区78(侧壁75、76下边的杂质扩散区73)。
结果是，在高电压动作区A1内，形成由栅极绝缘膜61、栅极电极62、上层侧壁65、下层侧壁66、源漏区62、LDD区68构成的高电压MOS晶体管Q101，在高电压动作区A2内，形成由栅极绝缘膜71、栅极电极72、上层侧壁75、下层侧壁76、源漏区72、LDD区78构成的DI4电压MOS晶体管Q102。另外，这里所说的高电压MOS晶体管意味着用3.3V左右动作的主要用做输入输出的MOS晶体管，所谓低电压晶体管，则意味着用1.8V左右动作的主要用来进行逻辑动作的MOS晶体管。
用图73所示的流程图对利用上边所说的制造方法得到的CMOS构造的半导体元件的情况下的制造步骤进行说明。
另外，在图72中所示的流程图示出了高电压动作区A1和低电压动作区A2这双方上都已经形成了栅极绝缘膜和栅极电极后的处理步骤。
首先，在步骤S1中执行对低电压NMOS晶体管的LDD注入处理，在步骤S2中执行对高电压PMOS晶体管的LDD注入处理，在步骤S3中执行对低电压NMOS晶体管的LDD注入处理，在步骤S4中执行对高电压PMOS晶体管的LDD注入处理。
步骤S1到S4的处理顺序是不同的，在步骤S1、S2的每一者中，也可以同时执行目的为形成凹坑区的凹坑注入处理。
其次，在步骤S5中执行使用湿法处理(湿法刻蚀，包括使用液体的清洗)的前处理。作为使用湿法的前处理，例如有RCA清洗等。所谓RCA清洗，意味着同时进行由NH4OH/H2O2进行的处理和由HCl/H2O2进行的处理。
接着，在步骤S6中形成了下层侧壁膜之后，在步骤S7中形成了上层侧壁膜之后，进行内刻蚀和HF(氟酸)处理等的后处理，在所有的MOS晶体管的栅极电极的侧面上形成侧壁。
然后，在步骤S8中，执行对所有(高电压和低电压)的NMOS晶体管的源极区形成处理，在步骤S9中，执行对所有的PMOS晶体管的源漏区形成处理。另外，步骤S8、S9中的处理顺序是不同的。
如上所述，在一个半导体衬底上边形成低电压晶体管和高电压晶体管的技术已经确立起来，采用把用图12说明的实施例3的手法，和用图20到图26说明的实施例4的手法组合到该技术内的办法，就可以以简化的步骤得到多种MOS晶体管。倘采用本发明的第1方面的半导体元件的制造方法，则可以得到在栅极宽度方向上具有第1厚度的第1部分和第2厚度的第2部分，两者已连接起来的半导体元件，例如，采用使遍及SOI层上边的广阔的面积地配设的栅极接触焊盘的下部的栅极绝缘膜的厚度变厚，使电流流动得多的区域的栅极绝缘膜的厚度变薄的办法，就可以在形成可体固定的构成的同时，得到低功耗而且可以高速而稳定的动作的MOS晶体管。
倘采用本发明的第2方面的半导体元件的制造方法，采用借助于双氧化物工艺、并兼用形成具有厚度不同的第1和第2栅极绝缘膜的第1和第2MOS晶体管的步骤来形成在栅极宽度方向上具有第1厚度的第1部分和具有第2厚度的第2部分的栅极绝缘膜的办法，就不需要追加新的制造步骤，因而可以抑制成本的增加。
倘采用本发明的第3方面的半导体元件的制造方法，由于在形成槽隔离氧化膜时采用剩下在SOI层上边形成的辅助膜的底垫氧化膜而不除去的办法，形成含有栅极绝缘膜的第2部分的第2厚度的绝缘膜，故可以削减厚的栅极绝缘膜的形成步骤，可以简化步骤，抑制造价的增加。
倘采用本发明的第4方面的半导体元件的制造方法，由于在第1和第2MOS晶体管的制造步骤中，把底垫氧化膜兼用做含有栅极绝缘膜的第2部分的第2厚度的绝缘膜，故可以削减厚的栅极绝缘膜的形成步骤，可以简化步骤，抑制造价的增加。
倘采用本发明的第5方面的半导体元件的制造方法，则在采用用辅助膜形成槽隔离氧化膜的情况下，可以得到在栅极宽度方向上具有第1厚度的第1部分和第2厚度的第2部分，两者已连接起来的半导体元件，例如，采用使遍及SOI层上边的广阔的面积地配设的栅极接触焊盘的下部的栅极绝缘膜的厚度变厚，使电流流动得多的区域的栅极绝缘膜的厚度变薄的办法，就可以在形成可体固定的构成的同时，得到低功耗而且可高速而稳定的动作的MOS晶体管。
倘采用本发明的第6方面的半导体元件的制造方法，由于可以用一次的照相制版工艺自我匹配地决定MOS晶体管的栅极宽度，故可以得到栅极宽度的波动小的MOS晶体管。
倘采用本发明的第7方面的半导体元件的制造方法，由于使得变成为过刻蚀那样地对SOI层进行刻蚀，并在那里形成氧化膜，故可以容易地使其厚度形成得厚。
倘采用本发明的第8方面的半导体元件的制造方法，由于用化学干法刻蚀进行SOI层的过刻蚀，故对SOI层的刻蚀损伤小。
倘采用本发明的第9方面的半导体元件的制造方法，由于用化学干法刻蚀进行SOI层的过刻蚀，故过刻蚀量的控制性良好。
倘采用本发明的第10方面的半导体元件的制造方法，则可以形成完全槽隔离氧化膜。
倘采用本发明的第11方面的半导体元件的制造方法，可以采用目的为形成完全槽隔离氧化膜的槽形成之前，先在多层膜的侧面上形成绝缘膜的衬垫的办法，在本身为完全槽隔离氧化膜与有源区之间的边界的场边沿部分处形成氧化膜的厚度局部变化的隆起部分，即便是在要把栅极电极啮合到场边沿上边的情况下，也可以防止栅极的卷缠。
倘采用本发明的第12方面的半导体元件的制造方法，则可以提供得到绝缘膜的衬垫的具体的方法。
倘采用本发明的第13方面的半导体元件的制造方法，则可以提供得到绝缘膜的衬垫的具体的方法。
倘采用本发明的第14方面的半导体元件的制造方法，则可以在形成厚的氧化膜之前，形成目的为形成完全槽隔离氧化膜的槽。
倘采用本发明的第15方面的半导体元件的制造方法，由于要对在槽的内壁上露出来的SOI层进行氧化膜，故归因于目的为形成槽的刻蚀，即便是SOI层的侧壁受到了损伤的情况下，也可以防止将成为电流漏泄的原因的现象的发生。
倘采用本发明的第16方面的半导体元件的制造方法，则可以用规定有源区的第1掩模数据和规定体接触部分形成区的第2掩模数据，简便地得到规定槽隔离氧化膜的非形成区的第3掩模数据。
倘采用本发明的第17方面的半导体元件的制造方法，采用使已注入到SOI层内的氟，扩散到氧化膜中去的办法减小氧化膜的介电系数，使电学物理方面实效性的厚度变厚。因此，由于可以在已注入了氟离子的SOI层的区域上边形成电学物理性方面实效性地厚的栅极绝缘膜，在已被光刻胶掩模覆盖起来的SOI层的区域上边形成实效性地薄的栅极绝缘膜，故可以用一次的氧化步骤形成厚度不同的氧化膜，可以简化制造步骤。
倘采用本发明的第18方面的半导体元件的制造方法，由于可以在已注入了氮离子的SOI层的区域上边形成薄的栅极绝缘膜，在已被光刻胶掩模覆盖起来的SOI层的区域上边形成厚的栅极绝缘膜，故可以用一次的氧化步骤形成厚度不同的氧化膜，可以简化制造步骤。
倘采用本发明的第19方面的半导体元件的制造方法，例如，采用使遍及SOI层上边的广阔的面积地配设的栅极接触焊盘的下部的栅极绝缘膜的厚度变厚，使电流流动得多的区域的栅极绝缘膜的厚度变薄的办法，就可以在形成可体固定的构成的同时，得到低功耗而且可以高速而稳定的动作的MOS晶体管。
倘采用本发明的第20方面的半导体元件的制造方法，由于可以在栅极接触焊盘的下部及其周围配设厚的栅极绝缘膜，故可以防止形成源极-漏极间的电流漏泄通路。
倘采用本发明的第21方面的半导体元件的制造方法，由于可以把第2厚度的绝缘膜配设在一直到作为体接触部分与沟道形成区之间的连接部分的SOI层的上部，故可以防止不需要的杂质注入到连接部分内。
倘采用本发明的第22方面的半导体元件的制造方法，由于作为体接触部分与沟道形成区之间的连接部分的SOI层的栅极长度方向的长度，比把栅极电极的长度与要配设在栅极电极的侧面上的侧壁绝缘膜的宽度的2倍的长度加起来的长度短，故可以极力防止向栅极长度狭窄，在栅极电极12的下部存在着厚的栅极绝缘膜的区域的SOI层中，导入LDD注入的杂质和源漏注入的杂质，可以减小电流漏泄。
倘采用本发明的第23方面的半导体元件的制造方法，由于作为体接触部分与沟道形成区之间的连接部分的SOI层的栅极长度方向的长度，比栅极接触焊盘的栅极长度方向的长度短，故结果就变成为连接部分被栅极接触焊盘覆盖起来，在进行源漏杂质注入时，就可以防止被导入到该部分中来。
倘采用本发明的第24方面的半导体元件的制造方法，在源极带构造中，结果就变成为在体接触部分与沟道形成区之间的连接部分的上部设置厚的栅极绝缘膜，采用使栅极电极的电流流动得多的区域的栅极绝缘膜的厚度形成得薄的办法，就可以在形成可体固定的构成的同时，得到低功耗而且可以高速而稳定的动作的MOS晶体管。
权利要求
1.一种半导体元件的制造方法，该半导体元件具有半导体衬底；配设在依次层积了埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极电极俯视图形状，具有栅极宽度方向的至少一方的端部向栅极长度方向扩展而构成栅极接触焊盘的形状，上述体接触部分被设置在上述栅极接触焊盘的栅极宽度方向的端部的外方的上述SOI层的表面内，并通过上述SOI层，电连到上述栅极电极下部的沟道形成区上，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，该方法包括如下的步骤(a)在上述SOI层上边，选择性地形成含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤；(b)使得连接到含有上述第2部分的上述第2厚度的绝缘膜上那样地，在上述SOI层上边，选择性地形成含有上述栅极绝缘膜的第1部分的上述第1厚度的绝缘膜的步骤，上述步骤(a)至少包括在将成为栅极接触焊盘的下部的区域上，形成上述第2厚度的绝缘膜的步骤。
2.根据权利要求1所述的半导体元件的制造方法，上述MOS晶体管，借助于双氧化物工艺，并兼用形成具有厚度不同的第1和第2栅极绝缘膜的第1和第2MOS晶体管的步骤形成，上述步骤(a)，包括在上述双氧化物工艺中，兼用在上述第1和第2栅极绝缘膜之内，形成厚度厚的一方的步骤，以形成含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤，上述步骤(b)，包括在上述双氧化物工艺中，兼用在上述第1和第2栅极绝缘膜之内，形成厚度薄的一方的步骤，以形成含有上述栅极绝缘膜的第1部分的步骤。
3.根据权利要求1所述的半导体元件的制造方法，还具备规定将成为上述MOS晶体管的形成区的有源区，同时还对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述(a)步骤，包括(a-1)采用在形成上述槽隔离绝缘膜时剩下在上述SOI层上边形成的辅助膜的底垫氧化膜而不除去的办法，把它当作是含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的步骤。
4.根据权利要求3所述的半导体元件的制造方法，上述MOS晶体管包括第1和第2MOS晶体管，上述步骤(a-1)被应用于形成含有上述第1和第2MOS晶体管的各自的第2部分的上述第2厚度的绝缘膜的步骤，上述第1和第2MOS晶体管的各自的上述第1部分，借助于双氧化物工艺被形成为不同的厚度。
5.根据权利要求1所述的半导体元件的制造方法，还具备形成规定将成为上述MOS晶体管的形成区的有源区、上述体接触部分的形成区和上述有源区与上述体接触部分的形成区之间的连接部分，同时对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述步骤(a)，包括(a-1)在上述SOI层上边形成将成为形成上述槽隔离绝缘膜时的辅助膜的多层膜的步骤；(a-2)使在上述多层膜上边，至少含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的形成区已变成为开口部分的光刻胶掩模图形化的步骤；(a-3)用刻蚀法一直达到上述SOI层的表面为止，除去未被光刻胶掩模覆盖起来的区域的步骤；(a-4)在已露出来的上述SOI层的表面上，形成比较厚的氧化膜，把与上述开口部分对应的区域的上述比较厚的氧化膜，当作含有上述栅极绝缘膜的第2部分的上述第2厚度的绝缘膜的形成区的步骤，上述(a-1)，包括作为上述多层膜的最下层膜，在上述SOI层上边，形成底垫氧化膜的步骤；上述步骤(b)，包括在上述步骤(a)之后执行，在除去了上述底垫氧化膜之后，在该区域上形成上述第1厚度的绝缘膜的步骤。
6.根据权利要求5所述的半导体元件的制造方法，上述步骤(a-2)，包括使得在与上述槽隔离氧化膜的形成区对应的部分上也具有开口部分那样地使上述光刻胶掩模图形化的步骤，借助于上述光刻胶掩模的图形化，自我匹配地决定上述MOS晶体管的栅极宽度。
7.根据权利要求5所述的半导体元件的制造方法，上述步骤(a-3)包括使得上述SOI层变成为过刻蚀那样地进行刻蚀的步骤。
8.根据权利要求5所述的半导体元件的制造方法，上述步骤(a-3)包括借助于化学干法刻蚀除去上述底垫氧化膜的步骤。
9.根据权利要求7所述的本发明的半导体元件的制造方法，包括用化学干法刻蚀进行上述SOI层的过刻蚀的步骤。
10.根据权利要求5所述的半导体元件的制造方法，上述(a-3)步骤，包括一直到到达上述SOI层的表面为止，刻蚀与上述槽隔离氧化膜的形成区对应的部分的上述多层膜的步骤，在上述步骤(a)之后，还具备一直到到达上述埋入氧化膜为止对与上述槽隔离氧化膜的形成区对应的上述SOI层进行刻蚀，形成用来进行上述槽隔离氧化膜的形成的槽的步骤。
11.根据权利要求10所述的半导体元件的制造方法，在上述步骤(a)之后，还具备在形成上述槽之前，在上述多层膜的表面和上述比较厚的氧化膜的表面上形成了绝缘膜之后，用各向异性刻蚀除去上述绝缘膜，在上述多层膜的侧面上形成上述绝缘膜的衬垫的步骤，在剩下上述绝缘膜的衬垫的状态下形成上述槽。
12.根据权利要求5所述的半导体元件的制造方法，上述步骤(a-3)，包括一直到到达上述SOI层的表面为止对与上述槽隔离氧化膜的形成区对应的部分的上述多层膜进行刻蚀的步骤，在上述步骤(a-3)和(a-4)之间，还具备一直到到达上述SOI层的表面为止对上述SOI层进行刻蚀，以形成用来进行上述槽隔离氧化膜形成时的槽的步骤。
13.根据权利要求1所述的半导体元件的制造方法，还具备形成规定将成为上述MOS晶体管的形成区的有源区，同时对上述MOS晶体管进行电隔离的槽隔离绝缘膜的步骤，上述形成槽隔离氧化膜的步骤包括准备规定上述有源区的第1掩模数据和规定上述体接触部分的形成区的第2掩模数据的步骤，准备规定上述槽隔离氧化膜的非形成区的第3掩模数据的步骤，上述准备第3掩模数据的步骤，具有对上述第1和第2掩模数据恰好规定尺寸进行负公差尺寸处理，变成为第1和第2负公差尺寸处理完毕数据，输入把该第1和第2负公差尺寸处理完毕数据之间连接起来的连接部分的数据的步骤。
14.一种半导体元件的制造方法，该半导体元件具有半导体衬底；配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极绝缘膜在栅极宽度方向上不具有氟的第1部分，和具有氟的第2部分，该方法包括如下的步骤(a)使在上述SOI层上边形成含有上述栅极绝缘膜的第2部分的具有氟的绝缘膜的区域已变成为开口部分的光刻胶掩模图形化的步骤；(b)从上述开口部分向上述SOI层内离子注入氟离子的步骤；(c)和在除去了上述光刻胶掩模之后，使上述SOI层上边氧化的步骤。
15.一种半导体元件的制造方法，该半导体元件具有半导体衬底；配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管；设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，该方法包括如下的步骤(a)在上述SOI层上边，使包括上述栅极绝缘膜的第1部分在内形成上述第1厚度的绝缘膜的区域已变成为开口部分的光刻胶掩模图形化的步骤；(b)从上述开口部分向上述SOI层内离子注入氮离子的步骤；和(c)在除去了上述光刻胶掩模之后，在形成上述第2厚度的绝缘膜的条件下，使上述SOI层上边氧化的步骤。
16.一种半导体元件，包括半导体衬底，配设在已按照顺序淀积上埋入氧化膜和SOI层的SOI衬底的上述SOI层上边的MOS晶体管，设置在上述SOI层的表面内，且可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极电极俯视图形状，具有栅极宽度方向的至少一方的端部向栅极长度方向扩展而构成栅极接触焊盘的形状，上述体接触部分被设置在上述栅极接触焊盘的栅极宽度方向的端部的外方的上述SOI层的表面内，并通过上述SOI层，电连到上述栅极电极下部的沟道形成区上，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，上述栅极绝缘膜的上述第2部分至少配设在上述栅极接触焊盘的下部。
17.根据权利要求16所述的半导体元件，包括上述栅极绝缘膜的上述第2部分，上述第2厚度的绝缘膜，被配设在上述栅极接触焊盘的下部及其周围。
18.根据权利要求17所述的半导体元件，上述第2厚度的绝缘膜，一直配设到作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的上部为止。
19.根据权利要求18所述的半导体元件，作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的栅极长度方向的长度，比把上述栅极电极的栅极长度和配设在上述栅极电极的侧面上的侧壁绝缘膜的宽度的2倍的长度加起来的长度短。
20.根据权利要求17所述的半导体元件，作为上述体接触部分与上述沟道形成区之间的连接部分的上述SOI层的栅极长度方向的长度，比上述栅极接触焊盘的栅极长度方向的长度短。
21.一种半导体元件，包括配设在依次层积半导体衬底、埋入氧化膜和SOI层的SOI衬底的SOI层的栅极长度方向上边的MOS晶体管，设置在上述SOI层的表面内，可从外部进行电位固定的体接触部分，上述MOS晶体管的栅极绝缘膜，在栅极宽度方向上，具有第1厚度的第1部分，和第2部分，上述第2厚度，比上述第1厚度更厚，上述体接触部分，在上述MOS晶体管的源极区的栅极宽度方向的端缘部分外侧的上述SOI层的表面内，与上述源极区相邻地被设置成带状，包括上述栅极绝缘膜的上述第2部分，上述第2厚度的绝缘膜，配设在上述MOS晶体管的栅极电极的栅极长度方向的2个端部之内已配设上带状的上述体接触部分的一侧。
全文摘要
提供可进行体固定，同时实现高速且稳定的动作的SOI元件。在栅极电极12的栅极接触焊盘GP以外的部分与SOI层3之间，配设厚度1到5nm的栅极绝缘膜11，在栅极接触焊盘GP与SOI层3之间，配设厚度5到15nm的栅极绝缘膜110。另外，栅极绝缘膜11和栅极绝缘膜110已连接起来。
文档编号H01L29/423GK1453848SQ0215708
公开日2003年11月5日 申请日期2002年12月24日 优先权日2002年4月25日
发明者前田茂伸, 松本拓治, 岩松俊明, 一法师隆志 申请人:三菱电机株式会社